Un clock differenziale per due chip di memoria DDR
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Dalla rivista:
Elettronica Oggi
Molti ingegneri pensano che un segnale di clock differenziale possa temporizzare un solo chip e che quando c’è bisogno di temporizzare due chip di memoria DDR occorra inevitabilmente implementare un buffer per raddoppiare il clock differenziale. Questa idea di design descrive come si può realizzare un circuito capace di temporizzare due chip di memoria DDR senza bisogno di un buffer sul clock e senza sacrificare in alcun modo l’integrità dei segnali.
Un criterio generale per il contenimento dei costi nei SOC, System-On-Chip, è quello di minimizzare il numero dei pin. Ciò comporta che in molti SOC vi sia solo un segnale differenziale di temporizzazione per la connessione dei chip di memoria esterni. Dunque, se c’è bisogno di più di una memoria DDR esterna, ecco che occorre utilizzare un buffer per poter avere due clock.
Fig. 1 – Questo circuito permette di temporizzare due chip DDR con un unico segnale di clock differenziale
La figura 1 mostra un SOC con un controller DDR embedded che serve a portare il clock differenziale a due chip di memoria DDR. All’uscita dell’integrato IC1 i due segnali differenziali CLK e CLK- sono connessi rispettivamente in serie alle resistenze R1 ed R2. La traccia viene, quindi, sdoppiata in parallelo verso i chip di memoria DDR IC2 e IC3, ma in più c’è anche una resistenza terminale vicino all’IC2.
Fig. 2 – Scheda PCB che mostra le tracce del segnale differenziale dal SOC agli integrati IC2 e IC3
La figura 2 mostra il layout equivalente su una scheda stampata PCB composta da quattro livelli FR4 e nella superficie principale si trovano i segnali differenziali CLK e CLK-. Questi segnali sono instradati molto vicini e attraversano le resistenze R1 ed R2 fino alle rispettive terminazioni. Molto vicina all’integrato IC2 si vede la resistenza terminale R3 da 120 Ω. Le tracce in basso sono quelle che servono per connettere il segnale differenziale all’integrato IC3. La lunghezza totale della connessione differenziale dal SOC fino ai chip DDR è di circa 2,5 pollici.
In questo modo il SOC garantisce la temporizzazione differenziale ai due chip DDR. Per i valori delle resistenze non ci sono particolari vincoli, ma si può tenere conto che i migliori risultati ideali si otterrebbero se R1 ed R2 fossero cortocircuiti ed R3 fosse un circuito aperto.
Goh Ban Hok, Infineon Technologies
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