Tecnologia CoWoS di TSMC per il nuovo sottosistema di Alphawave Semi

Alphawave Semi ha annunciato la disponibilità del primo sottosistema Die-to-Die (D2D) Universal Chiplet Interconnect Express (UCIe) a 3 nm basato sulla tecnologia di packaging avanzata Chip-on-Wafer-on-Substrate (CoWoS) di TSMC.

Questo sottosistema, sviluppato in stretta collaborazione con TSMC, è destinato ad applicazioni come data center hyperscale, elaborazione ad alte prestazioni (HPC) e AI.

Utilizzando il packaging silicon-interposer-based CoWoS 2.5D di TSMC, il sottosistema offre un’elevata densità di larghezza di banda (8 Tbps/mm), ottimizzando al contempo la complessità degli I/O, l’efficienza energetica e la latenza.

Il sottosistema supporta più protocolli, tra cui PCIe, CXL, AXI-4, AXI-S, CXS e CHI, garantendo l’interoperabilità.

“Il raggiungimento della validazione del silicio riuscita del sottosistema UCIe a 3 nm e 24 Gbps con il packaging avanzato di TSMC è una pietra miliare significativa per Alphawave Semi e sottolinea l’esperienza dell’azienda nell’utilizzo dell’ecosistema TSMC 3DFabric per fornire soluzioni di connettività di alto livello”, ha affermato Mohit Gupta, SVP e GM, Custom Silicon e IP di Alphawave Semi. Gupta ha anche affermato che l’IP stabilisce “un nuovo punto di riferimento nelle soluzioni di connettività ad alte prestazioni”.

“La nostra recente collaborazione con Alphawave Semi esemplifica il modo in cui collaboriamo con i nostri partner dell’ecosistema Open Innovation Platform (OIP) per consentire significativi progressi nel packaging, soddisfacendo le crescenti richieste nelle applicazioni AI e HPC”, ha affermato Dan Kochpatcharin, responsabile della divisione Ecosystem and Alliance Management di TSMC. “Continueremo la nostra partnership con Alphawave Semi per far progredire l’ecosistema di progettazione IC 3D per potenziare progetti di semiconduttori più rapidi ed efficienti dal punto di vista energetico”.

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