EMBEDDED
53 • SETTEMBRE • 2014
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IN TEMPO REALE
NAND
Grazie anche all’introduzione di nuove tecnologie con
celle a più livelli, la densità di bit della NAND è aumentata
di oltre 2.000 volte. Accanto a questo aumento di densità,
si è verificata una sensibile riduzione nei prezzi per Gb, a
una velocità persino maggiore rispetto all’aumento della
densità di bit. Oltre ai vantaggi in termini di costi per il
ridimensionamento litografico, l’introduzione di processi
più efficienti e più automatizzati, nonché la tendenza
a utilizzare fette di semiconduttore più grandi, hanno
contribuito a far sì che la NAND diventasse il principale
supporto di memorizzazione in molte applicazioni.
Le sfide per le memorie NAND
Uno dei problemi principali di chi desidera utilizzare le
più recenti memorie NAND grezze nei propri dispositivi
è che le nuove tecnologie NAND tendono a richiedere,
nei controller, motori ECC (Error Correction Code) più
potenti dedicati alla correzione degli errori; ciò è diventa-
to una gara di velocità poiché spesso, in generale, i con-
troller si mettono al passo con un certo ritardo. Siccome i
blocchi di memoria NAND possono degradarsi e usurarsi,
viene stabilito un numero massimo di cicli di scrittura
su ciascuna locazione di memoria NAND. Nei controller
NAND occorre inoltre creare degli algoritmi di “livella-
mento dell’usura” al fine di garantire che le locazioni di
memoria NAND vengano utilizzate in modo uniforme.
Per coloro che desiderano ridurre il numero di compo-
nenti di sistema e non preoccuparsi di dover progettare
architetture interne al controller, la e-MMC
NAND offre un’alternativa che integra la
memoria NAND flash e il chip controller in
un singolo contenitore. Questi dispositivi
vengono tipicamente utilizzati in chiavette
USB e schede di memoria ad alta velocità
e sono conformi agli standard JEDEC. I
controller embedded effettuano operazioni
di controllo, come la correzione degli erro-
ri, il livellamento dell’usura e la gestione
dei settori danneggiati per garantire che la
memoria NAND funzioni sempre nel modo
corretto.
Uno dei problemi associati alla migrazione
verso nodi di processo più piccoli è la neces-
sità di avere ECC più complessi e processori
host controller sempre più potenti. Per una
memoria SLC (Single Level Cell) da 43 nm è
richiesta una codifica ECC a 1 solo bit su 512
byte, mentre per una NAND SLC da 42 nm la
codifica ECC richiesta è a 8 bit su 512 byte.
Le figure 1a e 1b mettono a confronto il
risparmio ottenibile con tecnologie di pro-
cesso avanzate e il contestuale aumento della
complessità della codifica ECC.
Per molte applicazioni esistenti che utilizzano memorie
NAND SLC, come apparecchiature industriali, processori
di comunicazione e sistemi automobilistici, la ECC a 1 bit
viene implementata nel software host senza effetti signi-
ficativi sulle prestazioni applicative. La migrazione verso
Fig. 2 – Un’ “esplosione delle informazioni” motiva la domanda di
capacità di archiviazione, prevedendo un incremento di quella mondia-
le di oltre 7 EB entro il 2017
Fig. 3 – I drive allo stato solido (SSD) basati su
memorie NAND stanno diventando sempre più impor-
tanti per le esigenze di archiviazione di consumatori e
imprese
