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- ELETTRONICA OGGI 442 - GENNAIO/FEBBRAIO 2015
TECH INSIGHT
3D
sensori MEMS, accrescendo-
ne la velocità di elaborazione
grazie ai collegamenti interni
TSV. In ogni caso, tuttavia,
va sempre ricordato uno dei
principi fondamentali dell’e-
lettronica, ossia che quanto
più si spinge l’integrazione fra
i sottosistemi circuitali e tanto
maggiormente specializzati si
ottengono i sistemi compositi
risultanti; viceversa, i sottosi-
stemi che svolgono funzioni
meno specializzate sono più
facilmente riutilizzabili. La cor-
sa all’elettronica 3D, quindi,
non è solo ardua dal punto di
vista termico ma può rischiare
di essere controproducente
per i progettisti di circuiti, ra-
gion per cui è bene valutare
con attenzione i vantaggi ot-
tenibili nelle prestazioni dei si-
stemi in rapporto ai rischi che
possono comparire durante la
progettazione e ai costi di svi-
luppo e verifica, che di conse-
guenza potrebbero parimenti
lievitare.
Circuiti 3D europei
I
laboratori IBM
di Zurigo sono
i principali protagonisti del
progetto europeo
Compose3
dove si studia come realizzare
nuovi dispositivi sovrapponibi-
li scegliendo opportunamente
i materiali semiconduttori, in
modo tale da ridurre il calore
dissipato e permettere la con-
vivenza di almeno due livelli
di elementi circuitali. Questo
progetto fa parte del Seventh
Framework Program (FP7)
dell’Unione Europea, partito a
gennaio di quest’anno con un
finanziamento triennale di 4,7
milioni di Euro e coordinato dal
centro ricerche IBM di Zurigo
insieme, al quale partecipano
anche il centro di ricerca fran-
cese
CEA-LETI
di Grenoble,
il
CNRS
di Parigi, i laboratori
STMicroelectronics
di Crolles,
i laboratori
DTF Technology
di
Dresda, l’
università di Glasgow
in Scozia, il
Tyndall National
Institute
irlandese e l’
IMDEA
(Madrid Institute for Advanced
Studies of Materials) spagnolo.
In pratica, il progetto mira a
sviluppare la tecnologia ne-
cessaria per poter depositare
sopra un substrato due livelli
circuitali, ossia due strati di se-
miconduttori contenenti degli
elementi circuitali che possa-
no funzionare sia in orizzonta-
le, interagendo con gli elementi
circuitali del loro stesso livello,
sia in verticale, interagendo
con gli elementi circuitali che
si trovano sull’altro livello. Per
far ciò i ricercatori hanno
studiato approfonditamente
i materiali dei gruppi III, IV e
V della tavola periodica e poi
hanno deciso di realizzare il
primo strato che si trova vicino
al substrato in silicio-germanio
(SiGe) e il secondo sovrastante
in arseniuro di gallio-indio (In-
GaAs), perché sono due semi-
conduttori a elevata mobilità
elettronica capaci, quindi, di
offrire un’alta velocità circuita-
le con una minima dissipazio-
ne termica. Nel primo strato in
SiGe hanno disegnato un cir-
cuito costituito da soli transi-
stor pFET, mentre nel secondo
di InGaAs un circuito formato
da soli nFET ma tutti i transi-
stor sono posizionati in modo
tale da sovrapporsi solo in
certi punti laddove possono di-
ventare un elemento circuitale
composto dal pFET sul primo
livello e dall’nFET sul secon-
do. In altre parole, si ottiene un
circuito con due livelli orizzon-
tali di piste circuitali e con un
array di collegamenti verticali
fra i due livelli. L’equilibrio ter-
mico è consentito dalla bassa
dissipazione dei due semicon-
duttori ed è anche favorito dal-
la scelta di fare il circuito con
i pFET nello strato in SiGE e il
circuito con gli nFET nell’In-
GaAs. La combinazione fra
un pFET e un nFET consente
come
è noto di disegnare una
cella elementare di memoria
Sram ed è perciò che il primo
prototipo realizzato a Zurigo è
proprio una memoria di que-
sto tipo, ossia una “3D-stacked
Sram”. La scelta del SiGe e
dell’InGaAs, inoltre, consente
di scendere con la geometria
di riga grazie alla buona ro-
bustezza meccanica dei due
materiali e in effetti il prototipo
è stato fabbricato con le piste
da 14 nm, ma i ricercatori pen-
sano che si possa scendere ul-
teriormente. Le caratteristiche
dei due tipi di transistor e le
prestazioni degli elementi cir-
cuitali formati dal loro contatto
sono risultate eccellenti nel-
le prime sperimentazioni ma
sono tuttora studiate, soprat-
tutto per verificarne l’affidabi-
lità, dato che le dimensioni na-
nometriche possono favorire
la nascita di effetti quantistici,
che a loro volta possono intro-
durre errori di funzionamento.
Attualmente le ricerche mira-
no ad approfondire la realizza-
bilità dei circuiti su due livelli
con gli attuali processi di fab-
bricazione in tecnologia CMOS
nei wafer da 300 mm nonché a
verificarne le prestazioni real-
mente ottenibili con le odierne
linee di produzione per volumi.
In particolare STMicroelec-
tronics sta approfondendo la
possibilità di fabbricare i cir-
cuiti 3D di questo tipo con i
processi FD-SOI, Full Depleted
Silicon On Insulator, caratte-
rizzati dalle ridotte dimensioni
dell’emettitore e del collettore
dei transistor rispetto alla base
perché ciò consentirebbe di
ottenere nFET e pFET più ef-
ficienti contenendo i costi di
produzione.
Q
Fig. 2 – Negli innovativi circuiti 3D sviluppati nel vecchio continente ci
sono un primo livello di transistor pFET in SiGe e un secondo livello di
transistor nFET di InGaAs che possono interagire sia in orizzontale sia
in verticale