Logiche programmabili…

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L’offerta di Cypress si articola su tre linee di CPLD (Complex PLD): FLASH370i, Ultra37000 e i nuovissimi Ultra39000, completata dai tool di progettazione VHDL e Verilog della linea Warp. La famiglia Delta39K è caratterizzata dai livelli di densità estremamente elevati.

Il massimo numero di gate utilizzabili per i CPLD della serie è infatti 350.000, dieci volte superiore a quello dei Complex PLD di maggiori dimensioni al momento disponibili sul mercato. I nuovi CPLD di Cypress mettono anche a disposizione ampie risorse in termini di memoria embedded (240 kbits per il dispositivo Delta39K100 da 100.000 gate), di gran lunga superiori rispetto a qualsiasi altro dispositivo logico programmabile (comprese le FPGA).

I dispositivi della linea Delta39K sono anche i primi a integrare la logica per l’arbitrazione di memorie dual port e la circuiteria di controllo per memorie FIFO. Questo livello di integrazione si traduce in una serie di significativi vantaggi: diminuzione della logica esterna richiesta, aumento delle prestazioni del sistema, riduzione dei tempi richiesti per qualunque design che preveda la presenza di memorie FIFO o dual port.

Eccellenti le prestazioni offerte dai nuovi CPLD Cypress: il ritardo di propagazione pin-to-pin è di soli 6,5 ns mentre la massima frequenza di clock del sistema può arrivare a 300 MHz. Grazie a tali performance è possibile implementare un core PCI a 64 bit operante a 66 MHz completamente sintetizzabile.

Un PLL programmabile (che prevede numerosi opzioni in termini di controllo del fronte del clock, moltiplicazione (x1,2,4), divisione (x1,2,3,4,6,8,16) è in grado di fornire 4 segnali di clock globale a tutti i cluster logici, le memorie e le celle di I/O, in modo da assicurare un’estrema accuratezza delle temporizzazioni all’interno e all’esterno del chip. I dispositivi della famiglia Delta39K sono di tipo ISR (In System Reprogrammable), caratteristica che aiuta i progettisti ad apportare qualsiasi tipo di modifica a un dato progetto con la certezza che non si verifichi nessuna variazione a livello di pinout e di velocità.

I CPLD della serie Delta39K sono prodotti da TSMC utilizzando un processo da 0,18 µm a sei livelli di metallizzazione e l’adozione di questo processo fa sì che le prestazioni siano particolarmente spinte a fronte di consumi di potenza ridottissimi (meno di 100 mA a 1,8 V). Numerose le innovazioni anche per quel che riguarda il package, l’integrazione nel package dei dispositivi Delta39K di un chip di memoria flash non volatile dà luogo a una soluzione completa, di tipo non volatile, che permette di eliminare il ricorso a una PROM di boot esterna.

La riprogrammabilità in system è possibile grazie a un’interfaccia JTAG,e per la programmazione viene utilizzato il linguaggio standard JAM/STAPL.La famiglia si è recentemente arricchita di due nuovi prodotti a bassa complessità: 39K15 e 39K30,caratterizzata da un numero di macrocelle pari a 256 e 512 rispettivamente. Questi due nuovi dispositivi della serie sono stati introdotti per soddisfare le esigenze di numerosi utenti che devono realizzare progetti utilizzando CPLD con un numero limitato di macrocelle.

La famiglia Quantum38K, presentata da Cypress è realizzata sfruttando un processo da 0,18 µm, è ideale per lo sviluppo di dispositivi low cost che devono venire prodotti in elevati volumi, è composta da quattro dispositivi, con complessità variabile tra 15K e 100K gate, il numero di macrocelle è compreso tra 256 e 1536. Tra le caratteristiche salienti si possono segnalare il funzionamento a bassa tensione (2,5 o 3,3 V), supporto della modalità hot-swap e ritardi pin-to-pin garantiti.

La disponibilità di un gran numero di I/O (fino a 302) fa dei CPLD della serie Quantum38K la soluzioni ideale per applicazioni di comunicazione.
Infine la famiglia Ultra3700, composta da sette dispositivi con numero di macrocelle compreso tra 32 e 512, la famiglia Ultra 37000 adotta un modello di temporizzazione fissa, grazie al quale il ritardo di propagazione pin-to-pin è garantito e pari a 5 ns (per il dispositivo a 32 macrocelle) e a 7,5 ns (per il modello a 256 macrocelle).

Questi CPLD, che garantiscono prestazioni di assoluto rilievo, la massima frequenza di clock del sistema può arrivare a 200 MHz, sono disponibili in versioni a 3,3 e 5 V (i dispositivi a 3,3 V sono in grado di accettare tensioni di 5 V) e, come gli altri componenti programmabili di Cypress, sono di tipo ISR: la funzione ISR è implementata tramite un’interfaccia seriale compatibile con lo standard JTAG (IEEE 1149.1). Per quanto riguarda la programmazione, è garantito il supporto al linguaggio JAM/STAPL.

I CPLD di produzione Cypress sono supportati dalla famiglia di tool di design Warp. Si tratta di un ambiente di progettazione veramente completo che, a partire da descrizioni in linguaggio HDL (Verilog o VHDL) permette di eseguire le operazioni di sintesi, mappatura e fitting.

La più recente release di questo software (Warp 6.0) si contraddistingue per la presenza di nuove funzionalità, tra cui un tool per la visualizzazione dell’ architettura (architecture viewer) e un analizzatore delle temporizzazioni (timing analyzer) che permette di eseguire un’analisi accurata delle prestazioni. Oltre alle avanzate funzionalità di sintesi, la linea Warp si caratterizza per la presenza di avanzati algoritmi di mappatura che permettono di inserire le appropriate equazioni logiche nei blocchi di RAM, contribuendo a incrementare la densità logica complessiva del dispositivo.

Altera con la famiglia di dispositivi APEX II, realizzata a partire dall’architettura APEX, si distingue per alcune migliorie radicali sia sul fronte dell’ I/O sia sul fronte della struttura di memoria. Questo consente ai progettisti di integrare in un unico PLD una vasta gamma di funzionalità a livello di sistema, garantendo quelle doti di velocità, di flessibilità e di integrazione di un numero sempre maggiore di funzionalità system level in un chip programmabile (SOPC) indispensabili per lo sviluppo di soluzioni per i settori wireless, switching ottico e networking.

L’introduzione della famiglia APEX II segna un’altra svolta di indubbio rilievo nel mondo delle logiche programmabili, in quanto per la prima volta si è fatto ricorso ai logic elements come elemento di misura della capacità PLD in sostituzione del tradizionale gate count.

La famiglia di dispositivi APEX II amplia la capacità logica dei PLD Altera portandola oltre gli 89.000 logic element (LEs) e gli 1,5 Mbit di RAM on-chip. Essa è stata progettata per ottimizzare le prestazioni di sistema nel contesto di un ampio spettro di applicazioni di comunicazione ad alta velocità, consentendo ai progettisti di sfruttare i dispositivi APEX II come un “motore di personalizzazione” capace di mettere in relazione tra loro protocolli di comunicazione differenti.

I dispositivi APEX II possono integrare un ampio range di protocolli di comunicazione, tra cui POS-PHY L4, HyperTransport, Utopia L4, Flexbus L4, CSIX e RapidIO. Come risultato, i membri della famiglia possono interfacciarsi direttamente ad ASSP, packet processor, processori host e agli altri blocchi funzionali standard alla base dei sistemi di comunicazione. Il supporto a numerosi protocolli di I/O emergenti ad alta velocità assicura il trasferimento di tutti i benefici dei progetti SOPC-based direttamente nei datapath ad alta velocità.

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