Logiche programmabili.

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Per realizzare i campioni i fusibili non richiesti vengono tagliati con un raggio laser, mentre per le produzioni in volume tutti i fusibili da eliminare vengono rimossi con un passaggio di incisione che richiede una sola maschera. Il fusibile occupa meno spazio della cella programmabile e quindi i dispositivi Clear Logic sono più piccoli dei corrispondenti dispositivi Altera.

Xilinx si presenta con l’immediata disponibilità della serie Virtex della next generation che rappresenta la prima implementazione di Xilinx Platform Fpga. I progettisti che hanno a che fare con l’integrità dei segnali, tempistiche di sistema, problematiche di interferenza elettro-magnetica e di security hanno così una piattaforma programmabile per soddisfare queste esigenze.

Non solo, con l’introduzione di Virtex-II, è possibile sfruttare la tecnologia Xilinx Ip-Immersion per integrare tra loro con maggiore facilità i moduli Ip hard e soft.

Xilinx ha inoltre comunicato che il suo completo ambiente di sviluppo Foundation Series Ise Fpga include le edizioni Xilinx StateCad e Hdl Bencher di Visual Software Solutions. Il software Foundation Ise offre una varietà di strumenti personalizzati che facilitano la progettazione Hdl-based per chi utilizza gli Fpga di Xilinx. StateCad permette in questo senso lo sviluppo di macchine a stati all’interno del software Foundation Ise, mentre Hdl Bencher semplifica la verifica di progetti con Fpga da milioni di gate.

Non bisogna poi dimenticare l’importanza del Software di importazione. Il software Active-Hdl 4.2Xe di Aldec offre ai progettisti di tecnologie Xilinx una completa soluzione di simulazione Hdl e di progettazione Fpga ad alte prestazioni. Fornisce la capacità di importare perfettamente progetti, diagrammi e librerie Xilinx Foundation Series direttamente in un ambiente di verifica Hdl.

Una volta importati, i diagrammi e gli altri file possono essere utilizzati, conservandone tutti i grafici, gli attributi, la struttura gerarchica e le impostazioni. Risulta così molto più facile riutilizzare i diagrammi, i file Abel, i moduli LogiBox e CoreGen e le Netlist precedentemente progettati in un ambiente Hdl per ridestinare questi progetti all’uso con le più recenti famiglie di dispositivi Xilinx.

La nuova release dell’ambiente di progettazione integrato Ise 4.li è un concentrato di nuove tecnologie, che sono state raggruppate sotto il nome ProActive Timing Closure e comprendono sintesi fisica, algoritmi intelligenti di place & route, analisi Hdl e timing cross probing.

Per quanto riguarda la sintesi fisica Xilinx ha cooperato con partner strategici come Synplicity in modo da ottimizzare tutti i percorsi critici per mezzo delle informazioni di timing e piazzamento fisico. Un nuovo algoritmo “intelligente” di routing “ricorda” i cammini sbrogliati con successo, eseguendo trasparentemente il re-route delle aree che non hanno avuto successo.

L’analisi Hdl suggerisce le modifiche al codice sorgente del progetto e i vincoli da considerare per soddisfare le specifiche di timing. Il cross probing previsto nell’analizzatore di temporizzazioni di Xilinx sia per il floorplanner Xilinx sia per i Technology Viewer di terze parti permette infine di visualizzare i cammini critici del progetto. Tali cammini sono evidenziati nel progetto fisico, nella logica desunta dalla sintesi o nel codice sorgente Hdl stesso, riducendo in modo sostanziale i tempi di debug.

Tra gli altri componenti di Ise 4.1i è da segnalare senza dubbio Xpower, un tool per l’analisi della dissipazione termica che può essere eseguita sia a livello di net che dell’intero dispositivo.

Novità anche per il Project Navigator di Ise: si tratta dell’integrazione con tutti i principali tool di sintesi logica proposti da terze parti. L’utente può ora scegliere Fpga Express di Synopsys, Synplify di Synplicity, la tecnologia di sintesi della stessa Xilinx (Xst) ma anche Leonard Spectrum di Examplar.

Ise 4.1i include inoltre il primo supporto per Fpga relativo ai tool Formality e Verplex Conformal Lec (già Tuxedo) di Synopsys. Xilinx 4.1i viene offerta in quattro differenti configurazioni: Ise Alliance; Ise Foundation; Ise BaseX e Ise WebPack. Quest’ultimo in particolare è una versione limitata di Ise Foundation che può essere scaricata direttamente dal sito Web di Xilinx. Per quanto riguarda i sistemi operativi, il software Ise supporta Windows98/2000/Nt: le versioni Ise Foundation e Ise Alliance possono inoltre girare in ambiente Solaris.

Actel Corporation ha introdotto Libero, ambiente di progettazione integrata di prossima generazione per lo sviluppo ed il progetto di FPGA. Libero, ambiente completo per la gestione della progettazione, integra vari tool di progetto, facilitandone il relativo flusso; gestisce tutti i file di progetto, esecuzione e reportizzazione; permette il passaggio fra i vari tool dei dati di progetto necessari.

La suite di tool Libero è disponibile ai progettisti di FPGA tramite un interfaccia grafica utente (Graphical User Interface – GUI), affidabile e di facile navigazione.
Libero include tool di classe superiore quali DxViewDraw™ di Innoveda, per la realizzazione degli schemi; WaveFormer Lite di SynaptiCAD, sistema per la generazione di test bench; ModelSim® di Model Technology, software per simulazione e verifica del progetto; Synplify® 6.2 di Synplicity, software di sintesi; Designer Series di Actel, software di posizionamento e tracciamento, mentre Silicon Explorer, sempre di Actel, è utilizzabile sia per la verifica sia come analizzatore logico.

Il miglioramento qualitativo dei risultati è strettamente correlato alla qualità dei tool integrati da Actel e dai suoi partner EDA. Ad esempio: DxViewDraw, un veicolo per la stesura degli schemi che include il supporto mixed-language (ad esempio possono essere mischiati blocchi VHDL e simboli schematici);
WaveFormer Lite, un sistema per la generazione di test bench che converte i file di stimolo grafico in test bench HDL, e gestisce i test bench multipli richiesti per configurazioni di progetto differenti;
ModelSim, un tool di simulazione che offre il debugging a livello sorgente, oltre a VHDL e alla simulazione dinamica, comportamentale, strutturale e “back-annotated” di Verilog, Synplify, una soluzione di sintesi che permette la mappatura ottimale dei codici VHDL e Verilog sui dispositivi FPGA di Actel; Designer Series ,tool per la generazione, posizionamento e tracciamento di blocchi di base complessi, con supporto completo per la definizione dei pin e con l’assicurazione di precisi report di temporizzazione caratterizzata; Silicon Explorer,un tool unico, che offre la verifica e la contattazione interna del dispositivo programmato, in tempo reale.

I tools Libero sono disponibile in tre versioni: Platinum, Gold e Silver. Libero Platinum è dotato di capacità illimitate di progettazione e supporto cliente. Per gli utenti che progettino dispositivi a livello sistema con 50.000 gate o meno, Actel offre la versione Libero Gold.

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