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TECH INSIGHT
SISTEMI DI VISIONE
• La configurazione del dispositivo di immagine su una connessione I
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C o SPI prima delle operazioni di ela-
borazione delle immagini.
Alcune applicazioni potrebbero anche consentire alla supervisione del sistema di accedere a una memoria di
immagini ed eseguire algoritmi all’interno dei fotogrammi. In questo caso la supervisione del sistema può diven-
tare parte della catena di elaborazione dei segnali.
Le sfide realizzative
L’interfaccia dei sensori, la catena di elaborazione dei segnali e l’interfaccia del display o di memoria richiedo-
no tutte la capacità di gestire bande elevate per i dati. La supervisione e il controllo del sistema d’altro canto
deve essere in grado di elaborare e di rispondere ai comandi ricevuti attraverso l’interfaccia di comunicazio-
ne, e di fornire il supporto alle comunicazioni esterne. Se la supervisione del sistema deve anch’essa fare parte
della catena di elaborazione delle immagini, è allora richiesto un processore ad alte prestazioni.
Per soddisfare tali requisiti, i sistemi di visione embedded possono essere implementati usando una combi-
nazione di un processore principale e di un FPGA companion, o di un System-on-Chip (SoC) programmabile,
come il dispositivo Zynq di Xilinx, che integra perfettamente un processore ad alte prestazioni con una matrice
FPGA (Fig. 1). Le sfide all’interno di cia-
scuna delle tre aree ad alto livello han-
no influenza sulle singole funzioni che
sono richieste e sul modo in cui sono
realizzate.
L’interfaccia dei dispositivi
L’interfaccia del sensore è determina-
ta dal sensore di immagini selezionato.
Gran parte delle applicazioni di visione
embedded usano Sensori di Immagine
CMOS (CIS), che potrebbero avere un
bus con uscite CMOS in parallelo con
segnalazioni di stato, o in alternativa
potrebbe usare le comunicazioni ad
alta velocità serializzate, per suppor-
tare velocità superiori dei fotogram-
mi rispetto a quelle che sono possibili
usando un’interfaccia parallela. Ciò
può semplificare l’interfacciamento del
sistema alle spese di una realizzazione
più complessa su FPGA. Per consentire
la sincronizzazione, è comune avere dei
canali dati che contengono l’immagine
e altre parole di dati accoppiate con un
canale di sincronizzazione che contiene
parole di codice che definiscono il contenuto sul canale dati. Insieme alle linee dati e di sincronizzazione, è
anche presente una linea di clock, dato che l’interfaccia è sincronizzata alla sorgente. Queste linee serializza-
te ad alta velocità sono realizzate normalmente come linee LVDS o LVDS con escursione ridotta per ridurre
il rumore di sistema e il consumo di potenza. Indipendentemente dall’interfaccia, il sensore deve essere in
genere configurato prima di poter ottenere qualsiasi immagine. Questo viene tipicamente effettuato attraver-
so un’interfaccia con funzione generica come I
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C o SPI. La realizzazione di questa interfaccia in un FPGA non
solo assicura l’alta banda di segnale richiesta, ma semplifica l’integrazione con la catena di elaborazione delle
immagini. L’interfaccia di configurazione dei sensori di tipo I
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C o SPI potrebbe essere realizzata dall’FPGA o dal
processione di controllo e di supervisione del sistema.
La catena di elaborazione delle immagini
La catena di elaborazione delle immagini consiste sia negli elementi a monte, sia in quelli a valle e si interfac-
ciano con i dati dei pixel inviati dall’interfaccia del dispositivo. Tuttavia, i pixel ricevuti potrebbero non essere
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- ELETTRONICA OGGI 462 - MAGGIO 2017
Fig. 1 – Un SoC programmabile Zynq può eseguire le funzioni chiave del sistema in un
singolo chip