Elettronica_Oggi_441

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DIGITAL
TERABIT
Esempi dei progetti da 1 Tbps
Nella figura 1 è riportato un diagramma a blocchi
ad alto livello di un potenziale sistema generico
da 1 Tbps. più schede secondarie (in questo caso,
due) con bande pari a meno di 1 Tbit si interfaccia-
no con una scheda di linea 1T su un backplane che
opera a 25G/28G. Nelle figure 2, 3 e 4 sono mostrati
diagrammi a blocchi più dettagliati delle tre possi-
bili applicazioni 1-Tbps Ethernet e OTN, tutte realiz-
zate a partire dagli FPGA Virtex UltraScale. I tran-
sceiver GTY da 33 Gbps potrebbero interfacciarsi
con moduli ottici CFP2/4 LR4 e anche a backplane
25G/28G. I transceiver GTH da 16 Gbps, sono inter-
facciati a risorse di memoria ad alta velocità. Non
sarebbe possibile realizzare nessuna delle applica-
zioni da 1T menzionate senza un transceiver su un
backplane con funzionalità 25G/28G. Un backplane con con-
nessioni 10G darebbe luogo a problemi in termini di instra-
dabilità dei segnali, diafonia, perdita differenziale di inser-
zione e adattamento delle impedenze. I ritemporizzatori sul
backplane sono componenti aggiuntivi che devono essere
posizionati sulle schede di linea e sulle schede secondarie.
Una questione di instradabilità
Negli esempi che seguono sono previsti 40 canali che
operano su un backplane a 25G/28G per una banda to-
tale di 40 x 25 Gbps = 1Tbps. Lo spessore tipico di una
scheda madre è circa 0,6 cm a causa di due fattori: i re-
quisiti meccanici del raccordo a pressione dei connettori
Fig. 1 – Schema a blocchi ad alto livello di un sistema di classe terabit: più schede
ausiliarie con prestazioni inferiori al Tbps si collegano direttamente ad una scheda
di linea da 1 Tbps