Presente e futuro delle logiche programmabili

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Anche se di giorno in giorno si allunga il numero delle “vittime” della selezione naturale operata dalle forze economiche, le opportunità non mancano per quelle società con solide fondamenta tecnologiche.

Via via che vengono abbandonati gli eccessi degli anni scorsi e le giacenze vengono eliminate, flessibilità e time to market torneranno ad essere i fattori cruciali che faranno la differenza tra successo e fallimento, in particolare per quanto riguarda l’utilizzazione di nuove infrastrutture tecnologiche, quali 3G, larga banda e Bluetooth.

La domanda per le logiche programmabili, una delle tecnologie chiave che consentono l’implementazione dei dispositivi della prossima generazione, resterà elevata.

A un presente programmabile seguirà senza dubbio un futuro programmabile.

Allora, se il futuro, per il settore dei dispositivi PLD, si prospetta roseo, che dire della tecnologia presente? A che punto si trovano le logiche programmabili oggi, e che direzione devono prendere per soddisfare le esigenze di domani?

L’evoluzione della logica programmabile è stata continua: dalla semplicissima interconnessione di pochi registri (e della loro configurazione) si è passati alla complessità odierna.

Il Cpld (Complex programmable logic device) può essere configurato secondo una qualsivoglia combinazione di logica combinatoria.

Un vantaggio fondamentale della logica programmabile è la possibilità di riprogrammazione.

Tuttavia, accantonando per il momento la tecnologia E2, vi sono due considerazioni fondamentali riguardo alle architetture che diversificano i prodotti di uno dei vendor: la macrocella e la matrice di switch o interconnessione.

La macrocella è il “centro logico”di un dispositivo Cpld. Essa contiene il registro e la funzione AND/OR oltre alla circuiteria necessaria per la configurazione di tale registro secondo la funzione logica desiderata.

Pur tenendo in debita considerazione l’unicità di ogni progetto elettronico, la maggior parte dei circuiti ha tratti comuni.

Ed è proprio tale aspetto che i progettisti tengono in considerazione per cercare di anticipare le diverse funzioni logiche che dovranno essere implementate.

Dato che nessuna singola architettura è in grado di soddisfare ogni aspetto progettuale, è di vitale importanza poter scegliere fra diverse famiglie di Cpld “specializzati”.

Tale diversità di funzione delle logiche consente ai progettisti di scegliere quella ottimale per la configurazione del proprio circuito senza compromettere velocità, complessità o costo.

Con la logica programmabile, è difficile prevedere le esigenze dei singoli progettisti.

Tuttavia, analizzando la struttura architetturale delle PLD è possibile sviluppare una gamma di logiche che consentiranno al progettista di ottimizzare il proprio progetto.

Il portafoglio di prodotti di una società di PLD deve essere concepito in base alla considerazione che una “taglia” unica non va bene per tutti.

Ciò assicurerà il rispetto di tutte le esigenze di progetto, anche le più “severe” e difficili da soddisfare, grazie alla segmentazione dell’architettura.

Sotto l’acronimo BFW – Bigger, Faster, Wider, i dispositivi Lattice consentono ai progettisti di ottimizzare la propria scelta.

In un mercato sempre più competitivo, essere in grado di fornire dispositivi ‘su misura’, specializzati, è essenziale.

Naturalmente, le Cpld costituiscono solo in parte la risposta.

Anche per le Fpga valgono simili complessi architetturali; risorse di routing, Lut e numero di registri sono tutti membri della stessa equazione.

Le risorse logiche possono essere replicate su tutto il chip, tuttavia senza risorse efficienti di routing la complessità logica non è certamente gestibile.

Per poter utilizzare in modo efficiente la logica è dunque indispensabile ricorrere a efficienti risorse di routing.

Che si tratti di CPLD o FPGA, i segnali devono propagarsi in modo efficace sul chip.

Per quanto riguarda il futuro, si è sempre osservata la tendenza dell’ASIC a precedere, dal punto di vista del processo, le tecnologie PLD.

Tale vantaggio, tuttavia, si sta rapidamente erodendo. Per quantificare i progressi nelle tecnologie di processo basta la seguente considerazione: le geometrie inferiori a 0,18 micron e l’aumento delle dimensioni dei wafer a 300mm ha comportato un notevole aumento (di un fattore pari a quattro) della resa del wafer.

Inoltre, è aumentato in maniera considerevole il numero di I/O necessari per assicurare l’interfacciamento di progetti sempre più complessi.

Ciò produce l’effetto denominato “pad limiting”. Il numero di I/O determina la dimensione del die, non il numero di elementi logici necessari per implementare la funzione.

Questo perché l’area di silicio racchiusa dai pad di I/O ha una dimensione minima determinata dal numero di pad.

Ne consegue che l’area di silicio necessaria per ospitare il numero di pad può essere superiore all’area necessaria per implementare la logica.

In questo modo gli FPGA diventano appetibili, dal punto di vista economico, anche in presenza di un elevato numero di gate.

Poiché i costi Nre dei circuiti Asic si aggirano attorno ai $500K, il prezzo risulta proibitivo salvo che per altissimi volumi.

Si calcola che il mercato Asic abbia raggiunto i 20 miliardi di dollari e – cosa più importante – non c’è un solo fornitore leader.

Le librerie di funzioni scritte nei linguaggi Hdl (Hardware description language) rappresentano l’elemento di differenziazione.

La logica programmabile comincia solo adesso ad avere un impatto su questo mercato.

I costruttori di Asic hanno cominciato a integrare core logici hard nelle proprie librerie mentre i fornitori di Pld si sono concentrati sulla fornitura di core soft sviluppati da terze parti.

I costruttori di Asic si prefiggono ora di introdurre un certo grado di programmabilità nei loro dispositivi in modo da aumentare il grado di flessibilità.

Nel contempo, alcuni costruttori di Pld cominciano ora ad integrare i “fixed core”: ciò è possibile grazie alla riduzione delle geometrie di processo.

Il costante “shrink” delle geometrie – al momento attuale si parla di 0,13 micron e inferiore, con cinque strati di metallo – porterà ad annullare di fatto la differenza fra Asic e Pld.

L’integrazione di Pld in un Asic o di Asic in un Pld significa che i dispositivi risultanti da questo processo saranno destinati ai medesimi mercati.

Come si chiameranno tali nuovi dispositivi? L’ardua sentenza a colui che conquisterà la leadership del mercato.

Una cosa, comunque, è certa: l’hardware riconfigurabile su Internet consentirà l’introduzione sul mercato di dispositivi e apparecchiature dotate di molteplici funzionalità.

Non solo si potrà effettuare il trasferimento delle applicazioni, ma grazie a Internet sarà possibile la loro esecuzione direttamente sulla configurazioni hardware.

Le discipline ingegneristiche idonee per la progettazione in questo nuovo scenario sono oramai diventate maggiorenni.

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