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22 - ELETTRONICA OGGI 455 - GIUGNO/LUGLIO 2016
Le richieste di maggiori quantitativi di memoria a prezzi
più bassi sono sempre più pressanti. IDC, azienda spe-
cializzata in ricerche di mercato, prevede che nei prossimi
anni la capacità totale di memoria “grezza” installata passerà
dai 2.596 exabyte (EB) del 2012 ai 7.235 EB (7,235 zettabyte)
nel 2017. Per dare un’idea di cosa significhino queste cifre, 1
EB corrisponde a 1018 byte; ovvero alla memoria disponibile
su 31 milioni di iPad da 32 GB. Fino a qualche tempo fa, il ridi-
mensionamento dei processi litografici era la metodologia più
comunemente adottata per aumentare la densità di memoria (il
numero di bit immagazzinabili per unità di area).Tuttavia, i recen-
ti progressi nelle tecnologie di pro-
duzione dei semiconduttori hanno
permesso la fabbricazione di chip
con strutture a celle tridimensio-
nali di tipo “stacked” (impilate).
Queste strutture, oltre a soddisfare
la richiesta di maggiore densità di
bit, permettono anche di risolvere
molti dei problemi generati dal ridi-
mensionamento del processo litografico. Con le strutture NAND
tridimensionali oggi in produzione e possibile realizzare drive
allo stato solido (SSD) con capacità superiore a 15 TB.
La legge di Moore è ancora valida
Sin dalla sua introduzione nel 1984, la tecnologia di fabbricazio-
ne delle memorie NAND Flash è sempre stata all’avanguardia in
termini di utilizzo dello scaling dei processi litografici dell’indu-
stria elettronica. Di conseguenza, i dispositivi NAND sono tra i
chip più densi prodotti in volumi. Negli ultimi 20 anni, le dimen-
sioni del nodo di processo sono passate da 350 nm a 15 nm.
Grazie all’introduzione di nuove tecnologie a livello di celle, che
permettono di memorizzare più bit in una sola cella, la densità di
bit dei chip NAND planari è aumentata di oltre 2000 volte. Paral-
lelamente a questo aumento di densità si è avuta una marcata
riduzione del prezzo per GB, la cui diminuzione è stata persino
più veloce dell’aumento della densità di bit. Oltre ai vantaggi di
costo generati dal ridimensionamento dei processi litografici,
l’introduzione di processi più efficienti e automatizzati, nonché
la migrazione verso wafer di maggior diametro, sono tutti fattori
che hanno contribuito a far diventare le memorie NAND il sup-
porto di memorizzazione preferito per una vasta gamma di ap-
plicazioni. Uno dei problemi principali per chi desidera utilizzare
le NAND delle più recenti generazioni è legato al fatto che queste
memorie richiedono l’adozione di schemi ECC (Error Correction
Code) per la correzione degli errori più avanzati all’interno dei
controller. Un altro problema è dato dal fatto che il ridimensio-
namento del processo litografico e il contemporaneo aumento
dei bit per cella concorrono alla diminuzione della durata opera-
tiva delle celle. Lo sviluppo dei controller per memorie NAND è
quindi diventato un fattore critico nel panorama dei dispositivi di
memorizzazione e, in generale, spesso intercorre un certo lasso
di tempo prima che i controller riescano a supportare le presta-
zioni garantite dall’utilizzo dei più recenti progressi nel campo
della fabbricazione del die.
Superare i limiti della litografia
Per risolvere i problemi generati dalla riduzione delle dimen-
sioni del die e dall’aumento della densità di bit, i produttori di
semiconduttori hanno sviluppato delle nuove tecniche per re-
alizzare celle “impilate” che formano strutture NAND tridimen-
sionali. L’idea fondamentale della NAND 3D è quella di impilare
verticalmente le celle Flash sul substrato di silicio. Ciò permette
di aumentare in modo significativo la densità di bit rispetto alle
memorie Flash NAND, in cui le celle sono semplicemente impi-
late fianco a fianco sul chip. Toshiba ha sviluppato una memo-
ria Flash con celle tridimensionali a 48 strati denominata BiCS
(Bit Column Stacked), che supera la capacità delle comuni celle
NAND Flash bidimensionali, aumentando nel contempo l’affida-
bilità nelle fasi di scrittura/cancellazione e l’endurance (funzio-
namento secondo le specifiche dichiarate), oltre alla velocità di
scrittura. L’affidabilità delle operazioni di scrittura/cancellazione
aumenta poiché la nuova tecnologia BiCS permette di utilizzare
processi litografici di dimensioni maggiori, pur garantendo un
aumento della densità di bit. In effetti, l’aumento dell’enduran-
ce e dell’affidabilità delle operazioni di scrittura/cancellazione
è così evidente che non solo è possibile produrre in volumi non
solo i dispositivi a cella multilivello (MLC: 2 bit per cella) e a cella
a triplo livello (TLC: tre bit per cella), ma è anche ipotizzabile la
produzione di dispositivi a 4 bit per cella. Nel prossimo futuro,
si prevede la coesistenza di memorie NAND 2D e NAND 3D: i
chip NAND 2D tendono a raggiungere la loro massima capacità
a 128 Gbit, mentre la tecnologia NAND 3D sarà destinata a chip
con capacità superiori a 128 Gbit. Una modifica significativa alla
struttura dei dispositivi è il fatto che le architetture BiCS utilizzano
celle a intrappolamento di carica (charge trap) che immagazzina-
Memorie prossime venture
Peter Lieberwirth
Vice president
Toshiba Electronics Europe
La richiesta di maggiori quantitativi di memoria
e di migliori prestazioni spinge l’evoluzione
del settore litografico verso nuove direzioni
TECH INSIGHT NAND
Fonte Toshiba