EO_448

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EDA/SW/T&M SoC
70 - ELETTRONICA OGGI 448 - settembre 2015
Nuove sfide nella
progettazione dei SoC
di prossima generazione
Se si sta progettando un SoC per applicazioni di fascia
alta, non è certo possibile permettersi di fare conces-
sioni in termini di PPA (potenza, prestazioni e area)
o di TAT (tempo di turnaround). Tuttavia, il percorso per
portare sul mercato un chip caratterizzato da prestazioni
superiori e consumi più contenuti prima della concorrenza
è come minimo accidentato. Le crescenti dimensioni dei
progetti, i sempre più stringenti requisiti PPA sui blocchi e
l’estrema frammentarietà dei tool di sviluppo dal place and
route al signoff rappresentano solo alcune delle nuove sfide
che emergono dalla riduzione delle geometrie di processo.
In questo articolo sarà presa in considerazione una serie
di nuove funzionalità dedicate alla progettazione digitale –
in particolare nell’area del placement, dell’ottimizzazione,
del routing e della temporizzazione. Su progetti FinFET da
16/14/10 nm, come pure su geometrie di processo già con-
solidate, tali funzionalità garantiscono un vantaggio tra il 10%
e il 20% in termini di PPA e un miglioramento di un ordine di
grandezza in termini di TAT
La crescente complessità richiede nuove tecnologie
Per geometrie da 20 nm e inferiori, le dimensioni dei collega-
menti e i processi di litografia iniziano a raggiungere i propri
limiti. Questo costringe i progettisti digitali a raddoppiare o
addirittura triplicare il patterning di interconnessione tra gli
strati di transistor. Oltre a consumare più livelli di masche-
ratura, raddoppiare il patterning implica nuove regole di
progettazione e complica la verifica dello schema. Per deter-
minare quali funzionalità portare su determinate maschere, i
progettisti del layout sfruttano dei codici a colori, e al di sotto
dei 20 nm ogni strumento di implementazione IC deve essere
“color aware.”
Poiché le dimensioni dei fili non hanno beneficiato di un ri-
dimensionamento pari a quello delle geometrie transistor, a
28 nm e 20 nm le temporizzazioni sono dominate dai ritardi
dei conduttori piuttosto che dai ritardi di gate. I progettisti
ricorrono a delle interconnessioni locali, ma questo implica
la gestione di nuovi livelli, nuove regole e nuovi modelli di
connettività. Inoltre, ai nodi di processo più ridotti i dispositi-
vi soffrono di correnti di ‘leakage’ superiori anche da spenti,
per cui la potenza totale dissipata può risultare maggiore del
previsto.
I nodi di processo più miniaturizzati comportano circa 1.000
nuove regole di progettazione e più di 400 nuove regole avan-
zate di layout per gli strati 1X.
A questo si aggiunge il fatto che la chiusura timing deve es-
sere effettuata su centinaia di viste multi-mode/multi-corner
(MMMC).
È inoltre necessario tener conto degli effetti legati agli spes-
sori variabili degli strati metallici e all›aumento della resi-
stenza dei conduttori, due inconvenienti che si manifestano
soprattutto negli strati metallici di livello superiore.
Insieme alle sfide legate ai parametri fisici emergono anche
numerose problematiche elettriche, come ad esempio l’au-
mento degli effetti parassiti e la notevole complessità dei
transistor FinFET. Nei progetti FinFET, la mole di resistenze
è molto più consistente rispetto alle soluzioni realizzate a 28
nm: l’incremento degli effetti parassiti si traduce in netlist più
grandi, che comportano un profondo impatto sulle prestazio-
ni degli strumenti di implementazione fisica.
La già annosa e costante sfida progettuale legata alla ridu-
zione dei consumi diventa ancora più pressante con i cir-
cuiti integrati destinati ai dispositivi mobili e indossabili. A
ogni nodo di processo, i metodi per la riduzione dei consumi
Rahul Deokar
Vinay Patwardhan
Come raggiungere un PPA (potenza,
prestazioni e area) ottimale e incrementare
di un ordine di grandezza il TAT (tempo di
turnaround) di un progetto digitale