EO_448

73 / 102

EDA/SW/T&M
SoC
del sistema fornisce una temporizzazione MMMC di tipo th-
readed. Man mano che il numero di MMMC aumenta, l’engi-
ne garantisce un aumento di velocità sub-lineare.
Con l’esplosione del numero di regole di progettazione im-
posta delle geometrie più ridotte, la convergenza del routing
e del post-routing può diventare bloccante. L’engine di rou-
ting del sistema è progettato in modo tale che queste atti-
vità possano essere gestite su più CPU supplementari: se
necessario, per i progetti di grandi dimensioni, anche più di
100. Sostenuto dalla sua velocità di elaborazione, l’engine
di routing valuta e ottimizza contemporaneamente la topo-
logia di interconnessione in base agli effetti su timing, area,
consumo, producibilità e resa. Con il suo approccio “esatto
per costruzione”, l’engine può risolvere immediatamente i
potenziali conflitti di double-patterning generando una topo-
logia di routing corretta per doppio patterning e DRC al pri-
mo tentativo e con una maggiore efficienza d’area. L’engine
è dotato di un’infrastruttura multi-threaded deterministica,
fornisce correlazioni di timing full-flow e offre una modalità
flessibile di congestione 2D/3D.
Gli strumenti illustrati contribuiscono ad accelerare il signoff
a livello sia di timing sia di consumi; inoltre, quando utilizzati
con strumenti complementari, essi possono dare vita a un
flusso di signoff completo contribuendo ad accelerare in
modo complessivo il processo di chiusura del progetto.
Essendo le tecnologie Cadence di analisi di timing statica
Tempus, di estrazione Quantus QRC e di integrità di alimen-
tazione Voltus integrate con il sistema d’implementazione
Innovus, è possibile quindi modellare accuratamente gli
aspetti critici legati agli effetti parassiti, al timing e all’integri-
tà del segnale e della potenza già nella fase iniziale di imple-
mentazione fisica, accelerando la convergenza di questi pa-
rametri elettrici e di conseguenza la chiusura del progetto.
Le crescenti difficoltà nella progettazione digitale imposte
dalla riduzione delle geometrie di processo impongono il ri-
corso a nuove capacità di placement, routing e timing che
permettano di soddisfare gli obiettivi di PPA e TAT. Il siste-
ma di implementazione Innovus Cadence offre ai progetti-
sti digitali la possibilità di migliorare i loro progetti in modi
precedentemente impossibili. Il sistema di implementazione
Innovus è ottimizzato per i processori ARMv8, per i processi
FinFET a 16/14/10 nm ma anche per le tecnologie più tradi-
zionali, offrendo anche ai progetti già avviati l’opportunità di
arrivare in produzione più velocemente. n