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- ELETTRONICA OGGI 431 - OTTOBRE 2013
EDA/SW/T&M
THERMAL
Simulazione e test sui 3D-IC
Cadence
propone svariate soluzioni di test per l’analisi
dei sistemi multi-die strutturati e ne ha inserite alcune
nella sua piattaforma di Electronic Design Automation
EDA360 che consente perciò la progettazione e la
simulazione delle funzionalità su tre diversi approcci e
cioè a livello del silicio (singoli dispositivi), a livello dei
circuiti (SoC) e a livello di sistema (ossia tenendo conto
delle interazioni fra tutti i sottosistemi). La società ha
aggiornato i suoi tool Encounter Digital Implementation
System, Encounter RTL Compiler e Virtuoso Custom
IC Design Environment con nuove funzioni di test e
simulazione specifiche per
i dispositivi e i circuiti colle-
gati dai TSV tipici dei sistemi
multipli 3D-IC e ha introdot-
to il nuovo Wide I/O che
consente la verifica a livel-
lo fisico dei contatti TSV.
L’IC/Package Co-Design
permette l’analisi e la pro-
gettazione dei supporti fra
chip e schede nonché dei
loro contenitori consideran-
do l’affidabilità in funzione
della temperatura. Ci sono,
inoltre, alcune estensioni
specifiche per i chip 3D-IC
anche nei tool Encounter
che si occupano dell’anali-
si circuitale, della verifica
funzionale e del controllo
della correttezza di progetto
Design-for-Test.
Mentor Graphics
offre per la simulazione e il collaudo
dei sistemi composti da più die integrati nello stesso
package le due linee di prodotto Calibre e Tessent che
sono oggi in grado di generare test di tipo gerarchico.
La piattaforma Tessent Design-for-Test consente di
definire delle metodologie di progettazione che sempli-
ficano i test sulle caratteristiche elettriche e termiche
dei sistemi multi-die nei quali sono particolarmente cri-
tici i collegamenti interni TSV. La famiglia è composta
dai tool FastScan e SoCScan per l’Automatic Test Pat-
tern Generation utilizzabile nella verifica delle funzio-
nalità circuitali, LogicBIST e MemoryBIST per i Built-In
Self-Test sulle logiche e sulle memorie e TestKompress
per la generazione rapida di test specifici per la verifica
della mutua correlazione fra i sottosistemi circuitali. La
famiglia Calibre serve per la verifica fisica dei circuiti
e delle connessioni ed è composta da svariati tool che
consentono di analizzare il layout a livello delle piste e
dei componenti per individuare i difetti e le probabilità
di malfunzionamento dovuti al surriscaldamento dei
semiconduttori.
Synopsys
ha dato il via l’anno scorso alla sua 3D-IC
Initiative che consiste in una gamma completa di
soluzioni EDA pensate per il progetto e la verifica
dei sistemi 2,5D e 3D in tutte le loro configurazioni. Il
nuovo tool Sentaurus Interconnect TCAD consente di
simulare e analizzare gli effetti termici creati dai fori
passanti TSV sui die e il calore da essi trasportato
determinando quali parti e quali componenti rischia-
no di perdere affidabilità. Grazie a ciò è possibile di
conseguenza correggere il layout dei circuiti per otti-
mizzarne le prestazioni.
Per l’analisi e la messa a punto dei circuiti strutturati
Synopsys offre il DFTMAX che consente le verifiche
Design-For-Test sui die, l’IC Compiler con supporto
Place-and-Route per il disegno delle piste circuitali,
l’IC Validator per la verifica del layout a livello fisico,
il PrimeRail e lo StarRC Ultra per l’analisi delle interfe-
renze fra le piste e l’individuazione degli effetti paras-
siti e, infine, l’HSPICE e il CustomSim per la simulazio-
ne circuitale dei circuiti composti da più sottosistemi
correlati. Nella suite c’è anche il modulo specifico
DesignWare STAR Memory per la diagnostica dei
difetti sulle memorie e la loro riparazione automatica
nonché la piattaforma Galaxy Custom Designer per la
progettazione dei sistemi custom.
Q
Fig. 5– Il Sentaurus Interconnect TCAD consente di simulare e analizzare gli effetti termici creati dai TSV in
modo da poterne correggere il layout usando i tool della Synopsys 3D-IC Initiative
