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A
due anni dall’annuncio dei
primi prototipi di FinFET con
processo da 7 nm (la cui im-
missione sul mercato è attesa
per l’anno prossimo),
IBM
pro-
pone una nuova via per incre-
mentare ulteriormente la den-
sità dei transistori nei circuiti
integrati. Frutto della collabora-
zione con
Samsung
e
Global
Foundries
, un nuovo processo
da 5 nm permette di realizzare
FET a sviluppo orizzontale in
cui l’elettrodo di controllo è let-
teralmente ‘avvolto’ attorno al
canale costituito da nanofogli
di silicio.
La tecnologia FinFET, usa-
ta per i nodi da 22 nm in giù
e attuale stato dell’arte con il
processo da 10 nm, sembra
destinata a fermarsi a 7 nm o al
più (ricorrendo a combinazioni
di semiconduttori dei gruppi III
e V) a 5 nm per via dei limiti im-
posti al flusso di corrente dalle
perdite attraverso le alette.
Nei GaaFET il canale, realiz-
gio dalla tecnologia planare a
quella FinFET. Ritorna infatti a
essere possibile variare l’area
del dispositivo per modificarne
le caratteristiche e modificare
il compromesso tra velocità e
rendimento – una libertà non
possibile con l’attuale proces-
so FinFET che richiede di ave-
re tutte le alette della stessa
altezza. Potendo ora variare la
larghezza del canale tra 8 e 50
nm – addirittura con continuità
se si adotta la litografia EUV
(Extreme Ultra Violet) – il pro-
gettista viene messo nelle con-
dizioni di ottimizzare i propri
circuiti integrati per le esigenze
del caso, siano esse di rispar-
mio energetico o di massima
velocità.
Certamente degno di nota è
il fatto che IBM abbia messo
a punto il processo pensando
espressamente alla litografia
EUV, una tecnologia che da
tanti, troppi anni sembra es-
sere in procinto di passare alla
fase di produzione di massa.
Nonostante i chip dimostrativi
siano stati realizzati con la tec-
nica litografica a fascio elettro-
nico, il processo a 5 nm basato
sui dispositivi GaaFET richie-
de il passaggio alla litografia
EUV per poter essere econo-
micamente impiegato nella
produzione in grandi volumi.
Possiamo pertanto dedurre
che all’interno della
Research
Alliance
cui fanno capo IBM,
Samsung e Global Foundri-
es, si ritiene che la tecnologia
EUV attualmente sviluppata da
ASML sarà disponibile per il
debutto del nodo a 5 nm.
Il futuro promesso dal pas-
saggio alla litografia EUV è un
futuro con chip capaci di inte-
grare 20 miliardi di transistor in
tecnologia FinFET da 7 nm, e
30 miliardi di GaaFET da 5 nm.
Il salto di qualità dei GaaFET
da 5 nm, rispetto all’attuale sta-
to dell’arte FinFET da 10 nm è
rappresentato da un incremen-
to di prestazioni del 40% (a pa-
rità di potenza utilizzata) e da
una riduzione dei consumi del
75% (a parità di prestazioni).
Resta solo da vedere quando i
nuovi chip saranno disponibili:
il debutto previsto per il 2020
o 2021 potrebbe infatti essere
rimandato in attesa della matu-
razione della litografia EUV.
EON
EWS
n
.
609
-
GIUGNO
2017
3
T
ERZA
P
AGINA
IBM, Samsung e Global Foundries puntano
ai 5 nm con i transistor “Gate All Around”
ottimizzati per la litografia EUV
M
ASSIMO
G
IUSSANI
Dal FinFET
al GaaFET
zato con nanofili o nanofogli di
silicio che si sviluppano oriz-
zontalmente, risulta completa-
mente circondato dalla struttu-
ra del gate che contribuisce a
contenere le perdite. Questo
comporta un incremento di ef-
ficienza rispetto all’architettura
FinFET e la possibilità (per il
momento teorica) di scalare
il processo fino a 3 nm. Il pro-
totipo di GaaFET proposto da
IBM impiega canali costituiti
da 3 nanofogli di silicio che si
estendono tra source e drain,
completamente circondati dal
materiale costituente il gate e
impilati uno sopra l’altro.
Il progresso in termini di presta-
zioni, affidabilità e scalabilità
è reso possibile dal maggior
volume associato alle strutture
di gate e al canale. Non solo,
ma il ricorso a una struttura
bidimensionale per il canale
fornisce ai progettisti di circuiti
integrati un grado di libertà che
era andato perduto nel passag-
Fonte: IBM