Da Telairity il primo processore chip per HD video

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Cablando nuclei multipli indipendenti vettoriali/scalari, l’architettura Telairity 1 multicore è stata progettata specificatamente per andare incontro alla richiesta computazionale del codec HD H.264 (Mpeg 4 parte 10). H.264 è settato per sostituire l’Mpeg 2 come standard di compressione video nell’ambiente del broadcasting professionale, per la trasmissione, lo storage e l’editing, dove il nuovo standard fornirà la stessa o una migliore qualità grafica anche con una velocità di trasmissione minore.

Ad esempio, con un processore video multicore T1P2000, il primo SoC (system on chip) costruito usando la nuova architettura, H.264 ha implementato soluzioni di decodifica con Telairity 1, che offre la più piccola impronta (footprint) e il più basso costo per la compressione video H.264 con qualità broadcast, richiedendo tipicamente meno di un quarto del numero di chip necessari per una soluzione DSP generale.

È necessario un processore molto potente per implementare l’algoritmo H.264. Un motore di compressione H.264 richiede da quattro a sei volte il tempo di potenza computazionale rispetto a un motore di compressione Mpeg 2. L’architettura programmabile Telairity 1 eroga questa potenza combinando cinque nuclei vettoriali/scalari indipendenti, un controllore video e un controllore DRAM che supporta una larghezza di banda di I/O fino a 5,3 Gbps in un singolo SoC multicore.

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