DIGITAL
LOW ENERGY
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- ELETTRONICA OGGI 430 - SETTEMBRE 2013
mi la tensione è una funzione quadratica, l’uso di tensioni di
valore inferiore ha un impatto significativo.
Sebbene la capacità sia una funzione lineare, gli elementi
che concorrono a una sua diminuzione possono beneficiare
dello scaling (ovvero della riduzione delle dimensioni) previ-
sto dalla legge di Moore. Un processo più recente garantirà,
per una data funzione logica, una capacità inferiore rispetto
alla medesima funzione realizzata con un processo più data-
to, il che comporta una riduzione dei consumi. L’evoluzione
delle tecniche di progettazione, inoltre, assicura una ridu-
zione della frequenza di commutazione complessiva grazie
alla possibilità di far funzionare solamente i circuiti neces-
sari allo svolgimento di una data operazione, tecnica questa
conosciuta sotto il nome di clock gating (in
altre parole si attiva il segnale di clock solo
per quei blocchi logici che hanno effettiva-
mente del lavoro da compiere).
La tecnologia CMOS, rispetto ad altre tec-
nologie, riduce in modo drastico lo spreco
di energia anche se resta il problema della
corrente di dispersione (leakage current).
A differenza di quel che accade per il
consumo di potenza in modalità attiva, la
dispersione aumenta al crescere dello sca-
ling e deve essere quindi tenuta in conside-
razione in ogni applicazione a basso con-
sumo a causa del lungo tempo di inattività
di un sistema caratterizzato da un duty cycle ridotto. Come
accade nel consumo di potenza in modalità attiva, il progetto
del circuito ha un notevole impatto sulle perdite di un’appli-
cazione reale. Analoga al “clock gating”, la tecnica di “power
gating” può contribuire a mitigare gli effetti della dispersione
e far sì che i nodi di processo più avanzati rappresentino la
scelta migliore per sistemi caratterizzati da duty cycle ridotti
anche se un processo tecnologico più datato garantisca, in
teoria, valori inferiori di corrente di dispersione.
Scelta della tecnologia di processo
La domanda da porsi è se esiste una tecnologia di proces-
so adatta per ogni insieme di caratteristiche. La risposta è
non fare semplicemente affidamento su una tecnologia di
processo caratterizzata dal più basso valore di corrente
di dispersione solamente perché il dispositivo trascorrerà
molto tempo in modalità “sleep”. Durante questa modalità
è possibile togliere l’alimentazione a una buona parte della
CPU, escludendo quindi la componente di dispersione. La
dispersione rappresenta il problema di maggiore entità
quando i circuiti sono attivi ma esso può essere facilmente
controbilanciato dai vantaggi derivati dalla disponibilità di
transistor avanzati che commutano in maniera molto più
efficiente. Per esempio, la corrente di dispersione di un pro-
cesso da 90 nm rispetto a quella di un processo dedicato da
180 nm a basso consumo è circa cinque volte più elevata.
Il consumo di potenza in modalità attiva è inferiore di un
fattore pari a quattro, ma questa asserzione è basata su dati
che devono essere interpretati con attenzione. Si consideri
ad esempio una MCU da 180 nm caratterizzata da un con-
sumo di corrente in modalità attiva di 40 mA e un consumo
in modalità “deep sleep” di 60 nA e si confrontino queste
cifre con quelle di un’implementazione a 90 nm, in grado di
contenere l’assorbimento in modalità attiva fino a 10 mA ma
che in modalità “deep sleep” richiede 300 nA.
Nell’esempio appena preso in considerazione, la MCU deve
essere attiva per lo 0,0008% del tempo nel caso dell’imple-
mentazione a 90 nm per garantire una
maggiore efficienza energetica com-
plessiva. In altre parole, se il sistema è
attivo per 1 s al giorno, la versione a 90
nm è più efficiente in termini energetici
di quella a 180 nm di un fattore pari a
1,5 volte. Per tale ragione è importante
analizzare il duty cycle dell’applica-
zione nel momento in cui si sceglie la
geometria di processo (Fig. 2).
Una volta scelta la tecnologia di pro-
cesso più idonea, il progettista può otti-
mizzare ulteriormente le prestazioni in
termini energetici. Quando fu introdotto
la prima volta, il concetto di “clock gating” è stato applicato
in maniera abbastanza grossolana. L’adozione della tecnica
di “clock gating” contribuisce ad aumentare la complessità
del progetto in quanto il progettista deve conoscere quali
sono i percorsi logici che richiederanno un segnale di clock
in un dato momento.
Distribuzione del clock
Parecchie implementazioni di MCU fanno ricorso a una strut-
tura gerarchica per distribuire i segnali di clock e i livelli di
tensione richiesti a ciascuna sezione del circuito integrato.
Le unità funzionali, sono organizzate in gruppi. Ciascuno di
questi gruppi sarà alimentato da una rete di distribuzione
del clock (clock tree) e di potenza separati. Il segnale di
clock per ciascun gruppo è ricavato da una sorgente di
clock comune mediante un divisore di frequenza o un mol-
tiplicatore. In modo del tutto analogo, la tensione fornita a
ciascun gruppo di periferiche sarà controllata da un insieme
di transistor di potenza e regolatori di tensione nel caso i
gruppi richiedano differenti livelli di tensione (un approccio
questo che sta diventando sempre più comune).
Al fine di minimizzare la complessità progettuale, le MCU
hanno utilizzato uno schema di “clock gating” relativamente
semplice il quale prevede che le reti di distribuzione del
E’ necessario ricer-
care compromessi
tra tecnologia di pro-
cesso, architettura
degli IC e implemen-
tazione del sw
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