EMBEDDED
51 • FEBBRAIO • 2014
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HARDWARE
DIGITAL POWER
fornitori di BMPS sono abituati a gestire situazioni del genere.
Spesso esiste una notevole divergenza tra le specifiche prelimi-
nari redatte dai progettisti di sistemi e quelle dell’applicazione
finale. Nel settore dell’elaborazione dati di fascia alta, questa
differenza in termini di richiesta di potenza e flessibilità sta rag-
giungendo livelli che non hanno precedenti. L’espansione delle
reti deve essere condotta in tempi sempre più ridotti, mentre
l’incremento della potenza di elaborazione dei controllori di rete
cresce a un ritmo analogo. Tutti coloro che si occupano dello
sviluppo del sistema spesso devono cambiare i loro obiettivi nel
momento in cui effettuano la stima della richiesta di potenza
attraverso la simulazione per eguagliare la potenza necessaria
all’applicazione finale nel momento in cui i processori hanno
raggiunto la maturità in fase di produzione.
Semplificare la messa in sequenza
Poichè i processori di reti sono dispositivi molto complessi – e
in ogni fase della loro evoluzione integrano un numero sempre
maggiore di funzionalità – la corrente richiesta dal processore
nella sua versione finale potrebbe aumentare in misura fino
al 60% rispetto al valore previsto nelle specifiche preliminari.
L’evoluzione del processore tende a complicare la definizione
dell’architettura di alimentazione più efficiente per la particolare
applicazione considerata. Oltre all’incremento della potenza
richiesta dal processore, dopo ogni revisione la messa in
sequenza della tensione è un elemento cruciale e deve evolvere
di pari passo con lo sviluppo del processore stesso. Ciò significa
che i progettisti devono resettare lo schema di messa in sequen-
za della tensione a ogni nuova revisione.
Senza dimenticare che, una volta rilasciata la scheda, nel corso
della vita operativa dell’apparecchiatura i processori di rete
saranno sottoposti ad aggiornamenti firmware che potrebbero
richiedere diversi valori di sequenzializzazione al fine di otti-
mizzare il funzionamento e ridurre i consumi. In applicazioni di
questo tipo risulta estremamente difficile utilizzare le architet-
ture di alimentazione tradizionali – che prevedono ad esempio
l’implementazione di regolatori POL (Point-Of-Load) analogici
e il conseguente ricorso a resistori fisici per l’impostazione
della sequenza: in una situazione di questo tipo sarà necessario
procedere a modifiche hardware per cui gli aggiornamenti nel
corso della vita operativa dell’apparecchiatura risultano quasi
impossibili.
Per risolvere il problema legato all’impostazione dell’architet-
tura di alimentazione in parallelo allo sviluppo dell’applicazione
e garantire l’ottimizzazione nel corso di tutta la vita operativa,
i progettisti del sistema di alimentazione stanno ricorrendo in
misura sempre più massiccia ad architetture di alimentazione
a controllo digitale che prevedono l’uso di più regolatori POL
digitali. Questi possono essere configurati in parallelo in modo
da ottenere il livello di potenza richiesto dal processore (come
visibile in Fig. 2) e garantire un elevato livello di flessibilità
grazie alla possibilità di programmare la messa in sequenza
utilizzando un software come Ericsson Power Designer (Fig.
3), grazie al quale è possibile creare specifiche configurazioni
per i terminali di alimentazione in qualsiasi momento senza
richiedere l’apporto di modifiche hardware.
Poiché differenti tipologie di processore e di altri componenti
cruciali come ad esempio le memorie richiedono differenti tipi
di messa in sequenza sulla stessa scheda, coloro che sviluppano
architetture di alimentazione devono impostare differenti sche-
mi di sequenzializzazione, come ad esempio Time Based, Event
Based, Group Communication Bus Based e Voltage Tracking.
Come si evince chiaramente dalla figura 3, l’impostazione dei
parametri per ogni modalità di messa in sequenza può essere
effettuata via software. L’esempio riportato in figura 4 è relati-
vo alla messa in sequenza di tipo time-based: in questo caso i
ritardi e i tempi di salita e di discesa sono basati sulle specifiche
del processore.
In questa configurazione la tensione del core, pari a 1.0V, deve
aumentare seguendo un andamento a rampa per 30 ms, mentre
la tensione ausiliaria deve aumentare prima con una rampa
più ripida – entro un intervallo di 10 ms – per alimentare le
funzioni di supervisione, in modo da assicurare che esse siano
pienamente operative prima che il core venga attivato. In fase di
shutdown, tutte le tensioni sono disattivate nello stesso momen-
Fig. 2 – Un regolatore POL digitale ospitato in un
package SIP (single in-line package) permette di
ridurre gli ingombri a bordo della scheda e migliora-
re il raffreddamento
Fig. 3 – Esempio di messa in sequenza mediante
Ericsson Power Designer
