HP raggiunge importanti traguardi nella ricerca sulle nanotecnologie

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In un documento apparso su “Nanotechnology”, una pubblicazione dell’Institute of Physics, gli autori Phil Kuekes, Warren Robinett, Gadiel Seroussi e Stan Williams degli HP Labs, illustrano nei dettagli l’interfaccia, con elevata tolleranza ai difetti, applicata all’architettura crossbar brevettata da HP.

L’approccio di HP prevede il perfezionamento di un dispositivo noto come demultiplexer, che consente di leggere e scrivere i dati in un circuito, attraverso il collegamento dei nanocavi del crossbar, a un numero inferiore di cavi convenzionali. Aggiungendo qualche cavo tradizionale in più e ricorrendo alla teoria della codifica, i ricercatori HP dimostrano che il demultiplexer continua a funzionare, anche se un notevole numero di connessioni fra cavi convenzionali risulta rotto.

Williams ha affermato che i futuri chip dovranno fare affidamento, almeno in parte, sull’architettura crossbar, in cui una serie di cavi di dimensioni nanometriche stesa in parallelo, corre perpendicolarmente a un’altra formando un angolo di 90° e comprimendo uno strato di materiale sollecitabile elettricamente. Nel punto di intersezione dei cavi incrociati si forma un interruttore che rappresenta lo stato “1” o “0”, l’elemento base del codice di un computer.

I futuri chip potrebbero trovare un limite nella complessità geometrica che si potrebbe riscontrare a livello di dimensioni nanometriche, a causa di problemi con l’allineamento di precisione. Le strutture di crossbar, invece, sono regolari e quindi relativamente facili e meno costose da fabbricare rispetto agli insiemi complessi di cavi, transistor e altri elementi che compongono i processori di oggi. Lo svantaggio della tecnologia crossbar risiede nel fatto che richiede più spazio a livello del substrato di silicio. Williams sostiene, tuttavia, che ricorrere alla tolleranza ai difetti anziché produrre chip “perfetti”, può garantire ai produttori enormi vantaggi in termini di costi.

Secondo l’International Technology Roadmap for Silicon, lo standard di riferimento per il settore, i chip che utilizzano componenti half-pitch da 32 nanometri entreranno in produzione fra sette o otto anni.

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