40
- ELETTRONICA OGGI 437 - GIUGNO 2014
DIGITAL
HYBRID MEMORY
dati da e verso la memoria NAND. Questo controller svolge
la funzione di chip bridge, posizionato tra il System on a
Chip (SoC) e il chip NAND. Il controller NAND e la DRAM
sincrona (SDRAM) sono collegati in parallelo all’interfaccia
SoC Double Data Rate 2 (DDR2); al controller NAND ed alla
SDRAM sono allocati spazi indirizzo differenti per consentire
ai chip NAND e HDD esistenti di condividere il SoC.
Per evitare di riprogettare completamente l’HDD, i suddetti
controller e la memoria NAND devono essere montati sul
circuito stampato dell’HDD. Il circuito stampato convenzio-
nale a quattro strati è stato modificato in un circuito a sei
strati, che permette il montaggio dei componenti su circu-
iti stampati della stessa dimensione di quelli utilizzati dagli
HDD standard, come mostrato nella figura 3.
Lo spazio necessario per il montaggio dei componenti
è stata ulteriormente ridotta adottando DDR2 di picco-
le dimensioni (anziché DDR1) per la SDRAM. Tuttavia,
era impossibile montare più di un modulo di memoria
NAND. Un confronto delle prestazioni delle operazioni
di scrittura sequenziali dei moduli di memoria NAND
“papabili” è riportato nella tabella 1. Per quanto riguarda
la memoria NAND, la tecnologia single level cell (SLC)
ha un costo per unità di capacità più elevato di quello
delle unità multi level cell (MLC), a fronte comunque
di prestazioni molto più elevate. Con l’aumentare del
numero di die (chip NAND), le prestazioni dell’unità
migliorano considerevolmente, grazie all’elaborazione
in parallelo. Dal momento che l’unità ibrida non può
includere più di una memoria NAND, è stata effettuata
un’analisi del rapporto costo/prestazioni, che ha portato
alla scelta di memorie SLC 8-GB (che utilizzano quattro
die da 2 GB).
In un tipico HDD, le prestazioni di accesso casuale sono
limitate dai tempi di ricerca e dai ritardi rotazionali; nella
maggior parte dei casi vengono utilizzate tecniche di
riordinamento dei comandi per minimizzare
l’impatto di questi ritardi, ma gli HDD restano
limitati a un IOPS di 200-300 (Input/Output al
secondo). Le prestazioni della memoria NAND
sono limitate dalla velocità di accesso, che
può essere migliorata aumentando il numero
di canali ed il numero di die per abilitare l’ac-
cesso in parallelo. Con tali tecniche, è possibi-
le migliorare le prestazioni di lettura/scrittura
casuale della memoria NAND fino a diverse
migliaia di IOPS, un ordine di grandezza mag-
giore di quello di un HDD standard.
Sviluppo software
La capacità della memoria NAND montata sull’unità ibrida
è di 8 GB, circa l’1% della capacità di un HDD da 1 TB (nota
3). Un utilizzo efficiente della memoria NAND come cache
richiede un attento esame dei dati da posizionare al suo
interno, a causa delle limitazioni imposte dalla sua capacità.
La figura 4 mostra il concetto del design dell’unità ibrida.
L’unità ibrida si compone dei seguenti tre tier di storage:
SDRAM, memoria NAND e disco magnetico, ciascuno con
velocità di lettura/scrittura differenti. Quando il sistema
richiede la scrittura di dati, l’unità ibrida li scriverà nella
memoria NAND prima di scriverli sul disco magnetico (i
dati saranno scritti sul disco in un momento successivo).
Quando il sistema richiede che i dati vengano letti da un
indirizzo specifico, l’unità controlla se i dati richiesti per
l’indirizzo specificato sono archiviati nella memoria NAND.
Se i dati sono presenti nella memoria NAND, l’unità li invierà
Fig.4–Progettoconcettualedelleunitàibride–Idatisonocontrollatiinmodo
da archiviare nella memoria NAND solo i file scritti e letti di recente, permet-
tendo di migliorare le velocità di lettura/scrittura
Fig. 5 – Punteggi di benchmark e conteggio della lettura dei dischi magnetici – La
posizione di storage dei dati viene ottimizzata durante la prima iterazione, quindi la
ripetizione del benchmark rivela velocità di lettura/scrittura migliorate che garanti-
scono risultati superiori di circa tre volte rispetto a quelli di un HDD tradizionale
