PLD con Time-to-Market ridotti

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L’importanza delle logiche programmabili e dei sistemi embedded, nelle applicazioni dell’immediato futuro, non è una novità ma una certezza ormai consolidata. Secondo le ultime previsioni la crescita di questo mercato dovrebbe essere costante e senza pausa. Da una base di partenza di 2,6 miliardi di dollari del 2001 il settore dovrebbe arrivare a quota 6 miliardi di dollari entro il 2004. La crescita impetuosa di questo mercato vede i principali produttori impegnati nello sviluppare nuove soluzioni che aumentino le prestazioni delle logiche programmabili diminuendo la difficoltà, i tempi di design e i costi. Tra i leader indiscussi di questo settore troviamo Xilinx fortemente impegnato nel dare ai progettisti strumenti software sempre più potenti e rapidi per sfruttare a pieno le prestazioni delle proprie logiche inclusa, ovviamente, l’ultima famiglia di logiche Virtex-II Pro. Ultima serie di soluzioni software proposte da Xilinx è la versione 5.1i della già disponibile famiglia ISE (Integrated Spftware Enviroment). Con questo nuovo strumento Xilinx vuole ulteriormente erodere applicazioni e quote di mercato monopolizzate dagli ASIC. Grazie al continuo potenziamento delle prestazioni: I/O ad alta velocità, dimensioni delle memorie maggiori, numero di gate nell’ordine dei milioni, frequenze di funzionamento superiori al GigaHz e costi di ingegnerizzazione in calo, gli FPGA possono ora essere utilizzati in applicazioni quali SOC (system-on-a-chip) a banda larga in alternativa agli ASIC. Per consentire sviluppi di progetto più complessi in maniera più efficace bisogna garantire il supporto per linguaggi di alto livello, la cattura delle funzionalità del progetto, profiling e caratterizzazione per l’esplorazione dei compromessi tra le diverse necessità di sistema, tool di debug e verifica, compilatori e ottimizzatori.

Queste funzionalità sono tutte disponibili nell’ISE 5.1i capace di sfruttare a fondo i punti di forza del Virtex_II Pro con tempi di compilazione doppi rispetto alla precedente release (si è passati da 100k a 200k gate/min) e un guadagno del 40% in termini di velocità dei dispositivi. Con l’ISE 5.1i è possibile accedere ai relativi blocchi e architetture del sistema in tempi minori e con un tasso di rischio inferiore, grazie ad alcune funzionalità come il tool di gestione delle specifiche I/O PACE (Pinout and Area Constraints Editor) che permette la semplificazione dell’assegnazione degli I/O e dei pin del dispositivo. PACE semplifica la gestione dei pin e dell’area tramite funzioni quali: assegnazione drag-and-drop I/O, bus e gruppi con codifica colore, accoppiamento automatico I/O differenziali e distribuzione automatica delle tensioni. Con il MacroBuilder è possibile riutilizzare i progetti e catturare l’implementazione fisica dell’IP, il tool conserva le informazioni di placement per i blocchi timing-critical e permette la ripetibilità delle prestazioni. L’introduzione dei Wizard architetturali ad esempio i Digital Clock Managers (DCM) e quelli per i transceiver multi-gigabit (MGT) RocketIO consentono di predisporre e utilizzare a livello grafico le funzioni DCM e MGT attraverso box di dialogo. Inoltre l’ISE 5.1i permette il progetto incrementale; in pratica consente di bloccare, una volta che il place-and-route è stato completato, il placement e il routing per preservare le prestazioni di determinate aree di sistema che non sono state modificate. In questo modo è possibile reimplementare solo le parti interessate a variazioni, preservando il layout delle parti di progetto invariate.

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