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- ELETTRONICA OGGI 436 - MAGGIO 2014
EDA/SW/T&M
HANDLER
SoC handler progettato
per ottimizzare l’OEE - Overall
Equipment Efficiency
L’
evoluzione del package dei dispositivi è significa-
tivamente influenzata dalla crescente richiesta di
applicazioni mobili. I package dei dispositivi di-
ventano più sottili e più piccoli, e al contempo aumentano le
prestazioni. All’interno dei dispositivi diversi chip sono as-
semblati in stack, con una maggiore dissipazione di poten-
za e i pin sono contraddistinti da un passo molto ridotto. Il
trend dei package dei dispositivi deve essere preso in con-
siderazione anche per l’handling del dispositivo nel corso
del test elettrico in seguito al processo di fabbricazione.
L’handler pick-and-place M4871 rappresenta un nuovo
punto di riferimento del settore, proponendosi come una
soluzione in grado di soddisfare tutti questi requisiti in
modo flessibile ed economico: il nuovo handler può essere
usato per i dispositivi SoC avanzati – inclusi i circuiti inte-
grati per la gestione dell’alimentazione, i processori appli-
cativi e le unità microprocessore. Il nuovo handler tri-temp
offre funzionalità in grado di migliorare il rendimento del
collaudo, ridurre i tempi di ciclo e il downtime dell’intera
cella di test.
Allineamento visivo
La nuova funzione avanzata di allineamento visivo permet-
te di aumentare l’accuratezza del contatto per i dispositivi a
passo ridotto da 0,3 mm e di dimensioni anche minori. Ciò
consente di migliorare il rendimento in fase di produzione.
Inoltre il concetto di allineamento visivo permette di svilup-
pare un nuovo ed economicamente vantaggioso concetto
Stefan Gasteiger
Business development manager
Advantest Europe
Fig. 1 – L’attuale sfruttamento della radiofrequenza da 400 MHz fino a
6 GHz in alcuni Paesi europei e la media dei 27 che compongono l’Unio-
ne Europea secondo Analysys Mason
Attraverso la combinazione delle funzionalità
degli handler Advantest in produzione e di nuove
e innovative tecnologie, è possibile raggiungere
la massima produttività e flessibilità nel test di
system-on-chip (SoC) avanzati
