Rilasciato il test chip del processore EPAC1.0 RISC-V di EPI

L‘European Processor Initiative (EPI), un progetto con 28 partner di 10 Paesi europei con l’obiettivo di aiutare l’UE a raggiungere l’indipendenza nelle tecnologie dei chip HPC e nell’infrastruttura HPC, ha annunciato il rilascio del test chip EPAC1.0 per la fabbricazione.

Un segmento chiave delle attività EPI è lo sviluppo e la dimostrazione di IP di processori interamente sviluppati in Europa basati sull’architettura del set di istruzioni RISC-V, fornendo i core per acceleratori efficienti dal punto di vista energetico e ad alto rendimento denominati EPAC (European Processor Accelerators).
L’utilizzo dell’architettura del set di istruzioni RISC-V consentirà di sfruttare le risorse open source a livello di architettura hardware e software, oltre a garantire l’indipendenza dalle tecnologie informatiche brevettate non europee.
EPAC combina diverse tecnologie di accelerazione specializzate per diverse aree applicative.
Il chip di test contiene quattro micro-tiles di elaborazione vettoriale (VPU) composte da un core Avispado RISC-V progettato da SemiDynamics e un’unità di elaborazione vettoriale progettata dal Barcelona Supercomputing Center e dall’Università di Zagabria.

Ogni tile contiene anche un Home Node e una cache L2, progettati rispettivamente da Chalmers e FORTH, che forniscono una visione coerente del sottosistema di memoria. L’acceleratore Stencil e Tensor (STX) è stato progettato da Fraunhofer IIS, ITWM e ETH Zürich e il processore a precisione variabile (VRP) da CEA LIST. Questi acceleratori specializzati sono collegati su chip con una rete ad altissima velocità e tecnologia SERDES di EXTOLL.

Il progetto EPAC è stato finalizzato da Fraunhofer IIS per l’integrazione del chip con tecnologia GLOBALFOUNDRIES 22FDX low power e sarà integrato e valutato nella scheda basata su FPGA progettata da FORTH, E4 e dall’Università di Zagabria.

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