EO523

punti in rame su singoli chiplet a quelli su un wafer o anche la saldatura diretta di interi wafer impilati uno sull’altro. Il collegamento può essere di tipo “Face-to-Face” oppure “Face-to-Back” e può includere chip o wafer provenien- ti da diverse foundry, offrendo una elevata flessibilità dal punto di vista dell’architettura del prodotto. La larghezza di banda della connessione è determinata dal passo del col- legamento in rame. La seconda generazione di FoverosDi- rect 3D prevede un passo di 3 µm per la saldatura in rame. Embedded Multi-die Integrated Bridge (EMIB) è un’altra tecnologia Intel che consente una connettività ad alta lar- ghezza di banda tra più chiplet di grandi dimensioni senza utilizzare un interposer in silicio. La tecnologia EMIB può anche essere utilizzata per connettere più moduli di ela- borazione costruiti utilizzando la tecnologia FoverosDirect 3D. Questa combinazione di EMIB e Foveros in un singolo package (EMIB 3.5D) consente la creazione di sistemi di ela- borazione flessibili ed eterogenei – come CPU, GPU e me- moria – in un unico package, ottimizzando aspetti come prestazioni ed efficienza energetica. L’utilizzo dei chiplet è comunque sempre più diffuso e ci sono numerosi fornitori che si stanno rivolgendo verso questo tipo di architettura. Per esempio, Alphawave Semi , che ha collaborato recentemente con Arm allo sviluppo di un chiplet di elaborazione basato su Arm Neoverse Com- pute Subsystems (CSS) per applicazioni AI/ML, HPC, data center e infrastrutture di rete 5G/6G, ha raggiunto il tape out (la fase finale del ciclo di sviluppo) del suo chiplet di connettività I/O multiprotocollo off-the-shelf basato sul processo a 7 nm di TSMC e conforme agli standard di pro- dotti Ethernet, PCIe, CXL e UCIe. TECH FOCUS CHIPLET Alphawave Semi ha realizzato un chiplet di elaborazione basato su Arm Neoverse Compute Subsystems (CSS) (Fonte: Alphawave Semi) LO STANDARD UCIE Universal Chiplet Interconnect Express (UCIe) è uno standard di interconnessione tra chiplet che offre connettività on-package ad alta larghezza di banda e bassa latenza, ma anche ad alta efficienza dal punto di vista energetico. Questo standard, giunto attualmente alla versione 2.0, risponde alle crescenti richieste in termini di elaborazione, memoria, storage e connettività in ambiti come, per esempio, cloud, edge, 5G, automotive, HPC. La specifica UCIe 2.0 si rivolge essenzialmente verso due aree per lo sviluppo dell’ecosistema chiplet. La prima si occupa di aspetti come la gestibilità, il debug e test che si presentano nella realizzazione dei System-in-Package (SiP) con più chiplet. La seconda area riguarda, invece, i chiplet integrati verticalmente con passi molto ridotti (da 9 µm a circa 1 µm e potenzialmente anche dimensioni inferiori) utilizzando tecnologie come l’interconnessione UCIe- 3D. La specifica UCIe 2.0 comprende, inoltre, sia la connettività planare che quella verticale. ELETTRONICA OGGI 523 - GENNAIO/FEBBRAIO 2025 36