Cadence Design Systems ha annunciato una nuova versione della piattaforma di verifica funzionale Incisive. Con questo annuncio, Cadence definisce ancora una volta un nuovo standard per quando riguarda la produttività e le prestazioni globali di verifica.
La nuova piattaforma Incisive 13.2 indirizza le sfide imposte dalla verifica sia a livello di proprietà intellettuale (IP) block-to-chip sia a livello system-on-chip (SoC). Essa offre infatti prestazioni fino a dieci volte superiori grazie a due nuovi engine e a una serie di funzioni automatiche che consentono di accelerare il completamento dei processi di verifica SoC.
Per la verifica IP block-to-chip, i potenziamenti comprendono: un nuovo engine Trident all’interno degli ambienti Incisive Formal Verifier e Incisive Enterprise Verifier: il nuovo engine migliora di venti volte le prestazioni di analisi formale; un nuovo engine per i vincoli all’interno di Incisive Enterprise Simulator che velocizza la simulazione dell’ambiente di test SystemVerilog e UVM; incremento di 10 volte della velocità di simulazione con la piattaforma Palladium; un nuovo supporto per l’ambiente SystemVerilog in Incisive Debug Analyzer e una serie di funzioni aggiuntive per l’ottimizzazione del ‘probing’ e del debug UVM nell’ambiente SimVision all’interno del simulatore Incisive Enterprise; il tutto riduce di 10 volte le dimensioni del database; nuova funzione di test per linguaggio e IEEE 1647 senza simulazione che reduce il tempo di debug del codice dei testbench del 30%.
Per la verifica SoC, i potenziamenti includono: supporto completo della tecnologia ‘x-propagation’ all’interno dell’Incisive Enterprise Simulator e dell’Incisive Enterprise Verifier per accelerare fino a 5 volte le simulazioni low power e reset SoC; nuovo supporto per la modellazione “real number” IEEE 1800-2012 SystemVerilog nell’opzione Incisive Digital Mixed Signal che velocizza la simulazione mixed-signal di più di 100 volte.