Il nuovo core IP introdotto da Digital Core Design è un dispositivo master/slave che supporta bus SPI in modalità single, dual e soprattutto quad.
Il sistema, denominato DQSPI, si interfaccia direttamente con numerose periferiche standard di differenti produttori. Può essere configurato come dispositivo master o slave con data rate massimo CLK/2, mentre soluzioni di altri fornitori consentono solo data rate CLK/8. La modalità SPI quadrupla è stata progettata per rendere più veloci le operazioni per qualsiasi memoria seriale. Inoltre DQSPI è in grado di operare con ogni processore a 8, 16 o 32 bit presente sul mercato.
Il sistema DQSPI permette a un microcontrollore di comunicare con veloci memorie seriali SPI e con periferiche seriali. Inoltre, è in grado di stabilire comunicazioni interprocessore all’interno di un sistema multi-master. Una linea di clock seriale (CSK) permette di sincronizzare il trasferimento e l’acquisizione dei dati sulle quattro linee seriali.
In modalità SPI doppia (dual) e quadrupla (quad) i dati possono essere trasferiti utilizzando rispettivamente due o quattro linee contemporaneamente. La logica di controllo del clock consente di impostare la polarità della frequenza e di scegliere tra quattro differenti protocolli di clock per ospitare la maggior parte di periferiche seriali sincrone disponibili.