Le famiglie LTC2165 e LTC2185 di Linear Technology includono ADC a campionamento simultaneo in parallelo rispettivamente a uno e a due canali che offrono la possibilità di scegliere tra uscite digitali CMOS full-rate e CMOS/LVDS a doppia frequenza (DDR) con fasatura programmabile delle uscite digitali, corrente di uscita LVDS programmabile e terminazione di uscita LVDS opzionale.
La famiglia LTC2195 include ADC per il campionamento simultaneo a due canali con uscite LVDS seriali. Ciascuna famiglia di ADC include una serie di convertitori compatibili a livello di pin, frequenza di campionamento compresa tra 25 e 125 Msps e bassissima dissipazione di potenza, ottimizzata alla velocità nominale.
I convertitori di queste famiglie integrano funzioni comuni come la randomizzazione delle uscite digitali e la modalità ABP (Alternate Bit Polarity) di Linear Technology per ridurre al minimo il feedback digitale. Grazie a questi ADC a 16 bit a bassa potenza i progettisti possono aumentare le prestazioni dei dispositivi, mantenendo al contempo la portabilità in applicazioni come strumenti e sistemi di test handheld, radar/LIDAR, dispositivi portatili per l’imaging digitale in campo medico, scanner PET/SPECT, sistemi di antenne intelligenti e un’ampia gamma di dispositivi di comunicazione a bassa potenza.
L’LTC2185/LTC2195 a due canali e l’LTC2165 a un canale consumano su ciascun canale 185 mW di potenza a frequenze di campionamento di 125 Msps, con un rapporto segnale/rumore (SNR) di 76,8 dB e un range dinamico privo di spurie (SFDR) di 90 dB in banda base. Le versioni con speed grade e compatibilità a livello di pin sono disponibili con frequenze di campionamento di 25 Msps, 40 Msps, 65 Msps, 80 Msps e 105 Msps e dissipazione di potenza di soli 1,5 mW/Msps per canale.
Ulteriori riduzioni di potenza si possono ottenere impostando i dispositivi in modalità standby (20 mW) o di arresto (1 mW). La larghezza di banda analogica a piena potenza di 550 MHz e il jitter ultra-basso di 0,07psRMS supportano il sottocampionamento di frequenze in ingresso (IF) con una notevole riduzione del rumore.
Disponibili in package QFN compatti, consentono di scegliere tra una vasta gamma di interfacce per ridurre al minimo il numero di pin e facilitare l’instradamento agli FPGA. Il lancio dei componenti è previsto per febbraio 2011, con campioni e schede dimostrative già disponibili presso i rivenditori Linear locali.
Per ulteriori informazioni: www.linear.com/HSADC