Cadence Design Systems ha annunciato la piattaforma Cadence Perspec System Verifier per la verifica software-driven basata su scenari di casi d’uso dedicata ai System-on-Chip (SoC) complessi. Utilizzando una grafica intuitiva che descrive gli scenari di verifica a livello di sistema associata a una definizione della topologia SoC e delle azioni da effettuare, questa nuova soluzione di verifica automatizza lo sviluppo di test coverage-driven a livello di sistema. L’ambiente utilizza una tecnologia constraints-solving, migliorando fino a 10 volte la produttività di verifica SoC rispetto a un tipico sviluppo di test di tipo manuale.
Perspec System Verifier riduce il tempo necessario per lo sviluppo dei test complessi portandolo da varie settimane a pochi giorni, consentendo inoltre ai team di progettazione di riprodurre, individuare e correggere i bug complessi per migliorare la qualità complessiva del SoC.
Perspec System Verifier garantisce una maggiore produttività e aumenta la qualità dei SoC grazie a diverse caratteristiche chiave, tra le quali:
- Una rappresentazione Unified Modeling Language- (UML-) basata su azioni e risorse a livello di sistema che, in combinazione con una potente tecnologia di risoluzione, crea una visione intuitiva delle interazioni complesse e difficili da verificare relative ai casi d’uso a livello di sistema
- Una tecnologia di risoluzione, che automatizza la generazione di test portatili per offrire una copertura completa degli scenari a livello di sistema basati su vincoli di chip. Tale tecnologia amplia anche la portata degli scenari consentendo di verificare le caratteristiche a livello di SoC relativamente a funzionalità, prestazioni e consumi
- Test eseguibili su tutte le piattaforme di verifica pre-silicio – ivi compresa la simulazione, l’accelerazione e l’emulazione, nonché la prototipazione virtuale ed FPGA – che possono essere in seguito utilizzati per convalidare il silicio reale.