Cadence aumenta la velocità di ottimizzazione e signoff full-chip

Pubblicato il 27 ottobre 2022

La nuova soluzione Cadence Certus di Cadence Design Systems è stata concepita per risolvere i problemi di complessità e di dimensioni della progettazione chip-level e può migliorare i livelli di produttività fino a 10 volte rispetto alle metodologie e ai flussi attuali.

L’ambiente Cadence Certus Closure Solution infatti automatizza e accelera l’intero ciclo di chiusura timing del progetto, dalle ottimizzazioni di signoff passando dal routing fino all’estrazione e alla static timing analysis (STA).

Questa soluzione permette di ridurre i tempi del signoff e la complessità di sviluppo di applicazioni come l’hyperscale computing, le comunicazioni 5G, il mobile, i settori automotive e networking.

La nuova soluzione fornisce un ambiente completamente automatizzato e distribuito che garantisce elevati livelli di ottimizzazione e signoff. Ciò consente l’ottimizzazione simultanea dell’intero chip con un motore condiviso tra Cadence’s Innovus Implementation System e Tempus Timing Signoff Solution, eliminando cicli di iterazioni con i sotto blocchi, consentendo ai progettisti di adottare decisioni rapide di ottimizzazione e signoff. Inoltre, in collaborazione con Cadence Cerebrus Intelligent Chip Explorer, i progettisti possono ottenere ulteriori miglioramenti della produttività, a partire dal singolo blocco fino al signoff del chip nella sua interezza.



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