EON_627

EON EWS n . 627 - FEBBRAIO 2019 22 attraverso gli utilizzatori (sia in maniera esplicita tramite la co- difica delle metodologie adot- tate dagli utenti sia derivando i dati necessari per l’addestra- mento dalle azioni compiute dagli utenti stessi). Un tale approccio, supportato da un rilascio anch’esso graduale di metodologie e tool commer- ciali, permetterà di ottenere i risultati previsti per questo programma. Il processo in questione consentirà anche la creazione e la modifica degli obiettivi in termini di presta- zioni (come ad esempio am- piezza di banda, risposta in frequenza, consumi di poten- za) e può utilizzare le prefe- renze espresse in passato per un determinato design. Questi obiettivi prestazionali posso- no essere riutilizzati succes- sivamente nel processo per implementare operazioni di verifica e riscontro a partire dalle diverse fasi di creazione del layout. Nei prossimi anni vi saranno progressi di notevole entità a livello sia di flussi di pro- gettazione EDA e negli IP di processori, seguiti da ulterio- ri evoluzioni di natura incre- mentale. I tool EDA saranno caratterizzati da significativi incrementi in termini di pro- duttività e le società saranno in grado di addestrare i tool mediante la conoscenza de- rivata dallo sviluppo dei loro progetti. I progressi nel campo dei processori permetteran- no a questi ultimi di far girare in modo più efficiente questi complessi algoritmi. L’appren- dimento automatico ha tutte le potenzialità per rivoluzio- nare la progettazione di chip, schede e sistemi. Innovazioni di questo tipo sono indispen- sabili per mantenere il passo con un’evoluzione sempre più rapida. N egli ultimi 20 anni, e anche più, le aziende operanti nel settore EDA (Electronic De- sign Automation) hanno foca- lizzato la loro attenzione sullo sviluppo di algoritmi nuovi e innovativi finalizzati a garanti- re la massima produttività per i progettisti di chip, schede e sistemi via via più complessi. Questi miglioramenti hanno consentito di progettare chip con 7 milioni di gate in geo- metria da 7 nm nello stesso tempo che nel 1990 era ri- chiesto per lo sviluppo di un chip con 100.000 gate. Ma ciò non è nulla rispetto a quello che accadrà nei pros- simi cinque-dieci anni, quan- do si utilizzeranno tecniche di apprendimento automatico (machine learning) per incre- mentare di parecchi ordini di grandezza la produttività dei progettisti di chip. Uno sguardo al futuro Lo scopo principale dei tool EDA del futuro sarà quello di sviluppare un generatore del layout di un circuito completa- mente automatizzato (ovvero che non richiede l’intervento umano) che consenta a utiliz- zatori senza alcuna (o con li- mitata) esperienza nel campo della progettazione elettronica di completare il design fisico dell’hardware del circuito elet- tronico. Una piattaforma per il layout di questo tipo dovrebbe essere in grado di supportare la stesura automatizzata del layout fisico di differenti tipolo- gie di componenti elettronici, tra cui SoC (System on Chip) digitali e analogici, SiP (Sy- stem in Package) e schede PCB (Printed Circuit Board). Per conseguire tale obiettivo è necessario sviluppare l’in- frastruttura, gli algoritmi, le metodologie e il software in grado di dimostrare che l’in- tervento umano non è neces- sario per la realizzazione del layout fisico, trasformando una completa netlist (l’insieme delle connessioni elettriche di un circuito) di progetto in un database per il layout pron- to per la produzione. Questa piattaforma sfrutterà me- todologie di apprendimento automatico in modo da poter evolvere su base continuativa e migliorare quindi le proprie prestazioni nel momento in cui si rendono disponibili nuo- vi insiemi di dati (data set). La personalizzazione resa possibile dall’addestramento favorisce la differenziazione in quanto consente agli utenti finali di utilizzare una gam- ma diversificata di insieme di addestramento (training set), fornendo loro un vantaggio di tipo asimmetrico grazie alla pregressa disponibilità di un database di progetti già esi- stenti. Grazie alla completa automazione dell’operazione di stesura del layout, una piat- taforma di questo tipo aprirà una nuova era: quella della progettazione di sistemi hard- ware nell’arco di 24 ore. Un elemento chiave di questo approccio è rappresentato dal fatto che i progettisti dovran- no essere in grado di adottare i tool e le metodologie gene- rate in questo programma per risolvere il problema del diva- rio di produttività. Un approccio graduale Sulla base delle esperienze che Cadence ha maturato nei settori dei tool EDA e dell’ap- prendimento automatico, ciò richiederà un’introduzione di tipo graduale della tecno- logia, in modo da consentire agli utilizzatori di comprende- re come utilizzare nel modo migliore i tool per ottenere i risultati desiderati e di permet- tere al sistema di apprendere L AZAAR L OUIS S ENIOR D IRECTOR C ADENCE T ENSILICA IP G ROUP La completa automazione della stesura del layout consentirà di progettare sistemi hardware nel giro di 24 ore Machine learning: la rivoluzione nella progettazione dei chip LAZAAR LOUIS , Senior Director Cadence Tensilica IP Group A TTUALITÀ