EO 521

nella sezione precedente. Inserire la resistenza di rile- vamento della corrente (R SENSE ) e R B . Questi valori sono flessibili e possono essere modificati come necessario. È necessario assicurarsi che la tensione di alimentazione del comparatore (V S COMPARATOR ) sia corretta. Limitazione dell’alimentazione a polarizzazione e della frequenza di commutazione La sezione del calcolatore di calcolo mostrata in figura 7 calcola la potenza disponibile per la commutazione del MOSFET (P REMAINING FOR FET DRIVE ), calcolando prima l’assorbi- mento di potenza totale (P TOTAL ) associato alle resistenze del circuito di isteresi (P COMP. RESISTORS ), al circuito integrato del driver del gate (CI) (P GATE DRIVER IC ) e al CI del comparatore (P COMPARATOR IC ), sottraendolo dalla potenza massima dispo- nibile del TPSI3052-Q1 (P MAX_ISOLATEDBIASSUPPLY ). Inserire la ca- rica totaledel gateMOSFET (Q GTOTAL ), lecorrenti di riposodel dispositivo (I S GATE DRIVER IC e I SUPPLY COMP IC ), e la tensione di ali- mentazionedel CI del driver del gate (V SGATEDRIVERIC ). Lostru- mento utilizza questi valori inseriti per calcolare F SW LIMIT , visualizzata sotto forma di linea rossa nella figura 3. Lo strumento calcolatore formula alcune ipotesi e non tiene conto di fattori come i ritardi del comparatore delle perdite di potenza sia nel MOSFET che nel diodo auto-o- scillante. Lo strumento ipotizza l’utilizzo di un ingresso rail-to-rail e di comparatori di uscita. Assicurarsi di sce- gliere un MOSFET con adeguata tensione nominale, R DSON , e adeguati parametri di capacità parassita. Garantire inol- tre che la perdita di potenza sia nel MOSFET che nel diodo auto-oscillante rientri entro limiti accettabili. Infine, sce- gliere un comparatore con offset ridotto e basse tensioni di isteresi rispetto alle tensioni a livello di picco e valle per il rilevamento della corrente. La simulazione del circuito con i valori finali del calcolatore assicura che il funziona- mento sia quello previsto. Raggiungimento del profilo di carica desiderato L’adozione di un circuito buck di isteresi attiva migliora sensibilmente l’efficienza e riduce le dimensioni del cir- cuito di carica nei condensatori DC-Link ad alta tensione utilizzati negli EV. In questo modo è possibile contribuire a ridurre le dimensioni, i costi e le caratteristiche termiche di una soluzione di precarica. Questo articolo presenta il processo di progettazione ne- cessario per calcolare gli adeguati valori dei componenti che contribuiscono a ottenere il profilo di carica desiderato. Adottando queste tecniche e questi strumenti, i progettisti possono migliorare efficacemente la funzionalità di preca- rica degli EV, ottenendo sistemi di gestione della potenza più adeguati a soddisfare le crescenti richieste dell’indu- stria automobilistica. ANALOG ACTIVE PRE-CHARGING ARGOMENTI CORRELATI Power Tips n. 127: Utilizzo di metodi di controllo avan- zati per aumentare la densità di potenza di PFC basati sul GaN Power Tips n. 126: Hot plugging di convertitori CC/CC in sicurezza Power Tips n. 125: Il miglioramento dell’affidabilità e della risposta ai transienti per convertitori CC/CC isolati grazie a un emulatore ottico Analisi: le sottigliezze degli azionamenti a frequenza variabile Fig. 6 – Sezione che calcola la resistenza inferiore (R B ), la resistenza superiore (R T ) e la resistenza di isteresi (R H ) nel circuito di isteresi, necessarie per raggiungere i valori di soglia della corrente dell’induttore di picco (I L PEAK ) e valle (I L VALLEY ) (Fonte: Texas Instruments) Fig. 7 – Parametri delle limitazioni dell’alimentazione a polarizzazione isolata e della frequenza di commutazione (Fonte: Texas Instruments) ELETTRONICA OGGI 521 - OTTOBRE 2024 37