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https://www.sw.siemens.com SIEMENS PUBBLIREDAZIONALE Man mano che i circuiti integrati 3D si diffondono, si pre- sentano le sfide di test sia di progetti laterali 2,5D che di quelli a pila 3D. Mentre nel settore si discute dei requisiti per la progettazione per il collaudo (DFT) di circuiti inte- grati 3D, molti requisiti sono noti. Qual è la differenza tra il collaudo di progetti 2.5D e 3D? In un layout 2.5D, i die non sono impilati l’uno sull’altro, ma sono impacchettati su un interposer. Il layout 2.5D ha un’accessibilità ai test più rilassata rispetto a quella di uno stack 3D, in cui i die sono impilati l’uno sull’altro. Qual è la differenza per il DFT? Sebbene i requisiti per il DFT di un layout 2,5D e di uno stack 3D siano diversi, ci sono molti requisiti in comune, come il test di wafer di altissima qualità, il test con pin limitati, le interfacce standard die-to-die e la capacità di diagnosticare i guasti. Una soluzione scalabile per testare progetti IC 3D Wu Yang Director of technical project management for the Tessent products at Siemens Digital Industries Software Come si accede a tutti i die di uno stack 3D per i test? Lo standard IEEE 1838 definisce i protocolli di acces- so all’hardware e ai test in ogni die di uno stack 3D. Il software DFT deve supportare sia l’IEEE 1687 che l’IE- EE 1838. Tutta la logica DFT sui die è collegata a una rete IJTAG compatibile con lo standard IEEE 1687 per l’esecu- zione automatica dei test. Come si fa a rendere scalabile il DFT 3D? Il DFT gestisce la complessità in modo gerarchico ed è scalabile per i progetti di stack 2,5D e 3D. La generazione dei modelli di test avviene a livello di sub-die o di die e può essere facilmente ritarata a livello di package. Esiste anche un sistema di trasmissione dei dati di test a pac- chetti basato su bus, chiamato Streaming Scan Network (SSN), che trasmette i dati ai die all’interno del packa- ge. SSN consente di testare simultaneamente un numero qualsiasi di core o die con pochi pin a livello di chip. Sembra complicato, c’è automazione? Una rete IJTAG collega tutti gli IP DFT e automatizza l’im- postazione del test e la gestione della rete DFT. Oggi sono disponibili anche prodotti che semplificano notevolmen- te il DFT. SSN è una soluzione plug-and-play che gestisce automaticamente i dati di scansione per la compressione e la generazione automatica di pattern di test (ATPG) per generare pattern a basso costo. Come si esegue la diagnosi e il debug del silicio per un dispositivo 3D? Per i guasti riscontrati a livello di package, i dati dei gua- sti vengono mappati inversamente al livello del die o del sub-die per eseguire la stessa diagnosi di un norma- le flusso DFT gerarchico. La diagnosi da die a die viene eseguita con la netlist a livello di package contenente le greybox dei die. Le tecnologie fondamentali per la DFT dei circuiti inte- grati 3D sono già disponibili e collaudate. Il DFT gerar- chico, la rete IJTAG, l’SSN e altre tecnologie di recente sviluppo, conformi ai nuovi standard di test 3D, hanno già reso possibili i progetti di DFT per i circuiti integrati 3D. Il continuo sviluppo di soluzioni automatizzate è una ricerca attiva che coinvolge attori di tutto l’ecosistema. Per saperne di più su DFT, test e diagnosi dei circuiti inte- grati 3D: Affordable and comprehensive design for test of 3D stacking die devices ELETTRONICA OGGI 516 - MARZO 2024 25