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DIGITAL FLASH MEMORIES cessità di circuiti per il level shifting e riducendo così l’area del die nel SoC dedicata al supporto delle opera- zioni delle Flash esterne. Inoltre, sia il SoC che la Fla- sh esterna possono condividere la stessa linea (rail) di alimentazione da 1,2 V, semplificando sostanzialmente l’architettura di potenza del sistema. Come ottenere prestazioni elevate e un basso consumo energetico a 1,2 V La domanda di SoC fabbricati mediante nodi di 7 nm (o inferiori) proviene da produttori di soluzioni che sono chiamati a eseguire operazioni computazionali o di ela- borazione del segnale eccezionalmente gravose: non si tratta solo di smartphone e PC, ma anche di modem wireless Wi-Fi e 5G, “engine” di elaborazione di intelli- genza artificiale e dispositivi consumer come smart TV. In molte di queste applicazioni, le elevatissime velocità di trasferimento dati devono essere abbinate a un con- sumo energetico moderato per prolungare l’autonomia della batteria tra una ricarica e l’altra o per garantire la conformità alle normative sull’efficienza energetica. Nei circuiti integrati di memoria flash, tuttavia, le pre- stazioni più elevate sono normalmente correlate a una frequenza operativa più elevata, che richiede in ingres- so una potenza maggiore fornita da un’architettura di potenza interna da 1,8 V. Tradizionalmente, un’opera- zione Flash gravosa come l’esecuzione sul posto (XiP – eXecute in Place), ovvero la tecnica utilizzata per avviare un SoC direttamente dal codice memorizzato in una Flash esterna, senza una fase intermedia per il buffering del codice di avvio nella memoria SRAM ve- loce e volatile, verrebbe implementata in un sistema di memoria NOR Flash SPI da 1,8 V a elevate prestazioni. Oggi, per supportare il passaggio ad architetture di me- moria basate sull’uso di Flash da 1,2 V, i produttori di circuiti integrati di memoria stanno implementando diverse tecniche per aumentare le prestazioni dei di- spositivi che funzionano a bassa tensione del core, ri- ducendo al minimo il consumo energetico. Le più im- portanti sono: • Supporto per interfacce dati ad alta velocità a ri- sparmio energetico • Nuovi tipi di modalità di risparmio energetico • Operazioni di programmazione/cancellazione più veloci Interfacce dati efficienti in termini energetici Un esempio delle modalità seguite dai produttori di me- morie NOR Flash da 1,2 V per ampliare il supporto per le interfacce dati standard è fornito dalla serie GD25UF di GigaDevice . Questi prodotti Flash presentano moltepli- ci opzioni SPI: quadrupla con velocità di trasferimento singola, doppia, quadrupla e doppia, oltre alla modalità QPI (quad peripherical interface). Oltre a ciò, i circuiti di memoria integrati GD25UF implementano anche quad I/O e l’interfaccia QPI in modalità DTR (Double Transfer Rate – raddoppio della velocità di trasferimento). Ciò significa che il progettista può disporre di più op- zioni per bilanciare prestazioni e consumo energetico. Entrambe le interfacce quad SPI e QPI che funzionano a doppia velocità di trasferimento possono raggiungere il throughput più elevato (480 Mbit/s), sufficiente per sup- portare le operazioni XiP. Il supporto della modalità DTR contribuisce anche a ri- durre il consumo energetico. Nella normale modalità quad SPI a una frequenza operativa di 120 MHz, GD25UF assorbe una corrente di lettura di 6 mA per raggiungere un throughput di 480 Mbit/s (Fig. 2). Operando in mo- dalità quad SPI a doppia velocità di trasferimento a una frequenza di 60 MHz, il dispositivo può raggiungere lo stesso throughput (480 Mbit/s), assorbendo una corren- Fig. 1 – L’interfacciamento diretto tra un SoC da 1,2 V e un IC SPI NOR Flash da 1,2 V consente di risparmiare spazio e semplifica l’architettura di potenza ELETTRONICA OGGI 515 - GENNAIO/FEBBRAIO 2024 44