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TECH FOCUS ACCELERATORI mentati per migliorare le capacità grafiche, oppure per i calcoli scientifici o finanziari mentre oggi, tra le applica- zioni che maggiormente richiedono questo tipo di compo- nenti, ci sono quelle per i sistemi di telecomunicazioni e quelle legate all’intelligenza artificiale. Le reti neurali usate nel deep learning, spesso indicate come reti neurali profonde (DNN – Deep Neural Networ- ks), richiedono infatti l’esecuzione di operazioni relativa- mente semplici (per esempio moltiplicazioni ed addizio- ni), ma l’elevata complessità di queste reti, dal punto di vista di parametri come numero di livelli, filtri e dimen- sioni, hanno degli effetti molto rilevanti sulle prestazioni. Il particolare tipo di operazioni utilizzate all’interno delle DNN però offre anche il vantaggio di essere altamente pa- rallelizzabile e questo aspetto consente di utilizzare con successo le architetture di accelerazione caratterizzate da un elevato numero di unità di elaborazione, come per esempio le GPU e i Tensor Core. L’implementazione Le strategie per accelerare l’elaborazione di determinati workload sono diverse e prevedono, per esempio, il ricorso a schede aggiuntive basate su hardware dedicato (proces- sori specifici), ma anche l’integrazione di componenti che implementano acceleratori hardware e set di istruzioni appositi all’interno di processori di tipo general purpose, come accade per esempio nelle recenti generazioni di CPU Xeon Scalable di Intel . L’integrazione degli acceleratori all’interno di una singola CPUha ovviamente delle limitazioni, sia in termini di spa- zio (e quindi di costi) che di consumi energetici, e questo può solo essere parzialmente risolto proponendo diverse versioni dotate di opportune combinazioni di accelerato- ri. Una soluzione discreta, invece, consente una maggiore flessibilità, permettendo di adattare e ottimizzare l’archi- tettura in base alle effettive esigenze delle applicazioni, e modificarle successivamente. Le implementazioni hardware per gli acceleratori a livello di chip seguono solitamente due diversi orientamenti: il primo che fa ricorso a soluzioni di tipo FPGA (Field Pro- grammble Gate Array), mentre il secondo utilizza, invece, soluzioni hardware dedicate di tipo ASIC (Application Spe- cific Integrated Circuit). Gli ASIC, dato che sono chip espressamente concepiti per specifiche applicazioni, operano in modo molto più ef- ficiente rispetto ad altre soluzioni, consumando anche meno energia, rispetto alle CPU, per il compito per cui sono stati progettati. Il problema, a parte i costi di investi- mento iniziali per la loro progettazione, è nella difficoltà di apportare modifiche per aggiornarne rapidamente le funzionalità. Le FPGA (Field-Programmable Gate Array) sono inve- ce dispositivi riconfigurabili che, proprio grazie a questa caratteristica, semplificano la gestione dell’hardware e la successiva evoluzione. In pratica le FPGA permettono di integrare logica personalizzata e consentono quindi di re- alizzare acceleratori hardware specifici come, per esem- pio, quelli per il processo di inferenza per le reti neurali. Di fatto l’uso delle FPGA permette di realizzare le archi- tetture tipiche degli ASIC, ma in modo più flessibile dato che si possono realizzare cambiamenti anche sostanziali in pochissimo tempo (almeno rispetto agli ASIC). Intel oltre a produrre schede acceleratrici specifiche, come quelle Gaudi, ha inserito nei suoi più recenti processori Xeon Scalable una serie molto articolata di acceleratori integrati Una delle più recenti GPU di NVIDIA si basa sull’architettura Ada Lovelace e dispone di 76,3 miliardi di transistor, 18.432 core ed è in grado di funzionare a clock superiori a 2,5 Ghz ELETTRONICA OGGI 511 - GIUGNO/LUGLIO 2023 48