EO_508

COVER STORY Un’architettura flash utilizza una matrice parallela di comparatori con clock per convertire un segnale ana- logico in digitale. Ciascun comparatore è alimentato dal segnale di ingresso e da una frazione della tensio- ne di riferimento determinata da una scala di resistori (Fig. 8). Un’architettura flash ottiene la conversione in un unico ciclo di clock. Tuttavia, sono necessari otto comparatori per un ADC a 8 bit, che richiedono un’ele- vata capacità in ingresso. Un’architettura pipeline generalmente divide il pro- cesso di conversione in due fasi, ciascuna costituita da campionamento e mantenimento da un DAC e da un ADC. All’inizio di un ciclo di conversione, il pri- mo campione diventa il bit più significativo (MSB), che viene quindi ritrasmesso e sottratto dal segnale di in- gresso con il campione residuo. Il processo continua per ogni bit da MSB a LSB. Questa architettura non è veloce come un ADC flash (Fig. 9), ma può supportare un ampio intervallo dinamico di segnali di ingresso e raggiungere un’alta risoluzione. Tuttavia, il processo di pipeline introduce una latenza di conversione che po- trebbe non essere adatta per alcune applicazioni. L’architettura a registro ad approssimazioni successi- ve (SAR) (Fig. 10) continua ad effettuare confronti con tensioni di riferimento progressivamente più piccole per ogni bit digitale, da MSB a LSB. Ogni bit è impostato se l’ingresso analogico è maggiore del riferimento; in caso contrario, rimane zero e continua fino al bit suc- cessivo. I vantaggi di un ADC SAR includono l’assen- za di ritardi di pipeline e inoltre, essendo necessario un solo comparatore, le dimensioni della matrice sono Fig. 9 – Rappresentazione schematica dell’architettura di un ADC flash (Fonte: Analog Devices) Fig. 10 – Schema del convertitore analogico digitale ad approssimazioni successive (Fonte: Analog Devices) Fig. 11 – Architettura di un ADC sigma-delta (Fonte: Analog Devices) ELETTRONICA OGGI 508 - MARZO 2023 17