EO_504

SIEMENS PUBBLIREDAZIONALE Nell’era del “ more-than-Moore ”, gli IC 3D rappresentano un nuovo promettente approccio alla scalabilità, ma... Siamo pronti? Ecco a che punto siamo per quanto riguarda il DFT (Design-For-Test). Le tecniche di DFT per i layout di tipo 2.5D sono state un’ottimo esercizio preparatorio (Figura 1), ma lo stacking 3D presenta sfide nuove e peculiari, tra le quali: • Il testing di ogni die a livello del wafer, dove la maggior parte dei pin non è disponibile per il probing. • L’accesso a quei die, posti negli strati interni dello stack, che comunicano con l’esterno solo tramite il dieposto allabase. • La gestione della situazione in cui solo per il die alla base è possibile il boundary scan. La buona notizia è che per realizzare una soluzione di DFT per gli IC 3D i team di progettazione non hanno la necessità di ripartire da zero. Tecnologie quali il DFT gerarchico, le reti IJTAG conformi allo standard IEEE 1687, il testing pacchettizzato SSN (Streaming Scan Network) e la conformità allo standard IEEE 1838 costituiscono solide fondamenta su cui basare la costruzione del testing per gli IC 3D (Figura 2). Sebbene la tecnologia per realizzarlo sia in parte già disponibile, il testing degli IC 3D rimane un obiettivo in movimento, chepresentaulteriori sfide chenonsonoancora stateaffrontate. I progettisti egli ingegneri specialisti diDFT avranno bisogno di soluzioni che garantiscano maggiori livelli di automazione, come ad esempio: • Il supporto per sistemi che integrano die eterogenei, implementati mediante soluzioni DFT di diversi vendor, oppure die realizzati su differenti nodi tecnologici. • Lo sviluppo di un meccanismo di gestione in grado di trasmettere al motore di analisi riparativa le informazioni relative agli errori di connessione inter-die, inarchitetture constacking2.5Dlateraleoppure3D, dotatedi connessione È giunto il momento del DFT per gli IC 3D Wu Yang Direttore ProjectManagement Tecnico dei prodotti Tessent in Siemens EDA Fig. 2 - Architettura DFT per gli IC 3D die-to-die ridondante, in modo analogo a quanto avviene con le soluzioni BIST per la gestione correttiva delle memorie e dell’I/O. In questo momento, all’interno di Tessent, le componenti fondamentali per il testing degli IC 3D sono in effetti già presenti, disponibili e funzionanti. Il DFT per gli IC 3D è dunque già ora possibile, mediante tecnologie quali il DFT gerarchico, la rete IJTAG conforme allo standard IEEE1687, le TAP (Test Access Ports) di tipo avanzato, i test SSN, ed altre già conformi ai nuovi standard per il testing 3D. Il successo con gli IC 3D dipende quindi dalla capacità di padroneggiare i workflow end-to-end in modo da valorizzare i propri punti di forza, di gestire al meglio i costi, e di riuscire a creare nuove efficienze. Il DFT è un componente organico di una soluzione completa per gli IC 3D che abbracci l’intero processo, dal partizionamento dell’architettura, all’analisi ed al sign off per la produzione, fino al monitoraggio del ciclo di vita post-produttivo. ELETTRONICA OGGI 504 - SETTEMBRE 2022 41 Fig. 1 - Architettura DFT per gli IC 2.5D Siemens - https://eda.sw.siemens.com/