EO_498

ELETTRONICA OGGI 498 - NOVEMBRE/DICEMBRE 2021 52 Esistono più opzioni di suddivisione del livello inferiore circuito di mantenimento del segnale di clock implemen- tato sull’hardware della stazione base, che è necessario per mantenere la sincronizzazione della temporizzazio- ne in caso di perdita del segnale di clock di riferimento. Una volta che i dati radio IQ provenienti dall’unità RU sono disponibili per l’elaborazione, devono essere clas- sificati per l’identificazione come dati del piano utente, del piano di controllo, del piano di gestione e del piano di sincronizzazione in direzione sia in salita (uplink) sia in discesa (downlink). La velocità di trasmissione dei mes- saggi del protocollo di sincronizzazione e di gestione del piano è significativamente inferiore rispetto ai messaggi dell’U-Plane e del C-Plane, quindi la maggior parte dei messaggi di sincronizzazione e di gestione temporale vengono gestiti nel software, con le applicazioni in ese- cuzione nello spazio utente. L’opzione di suddivisione 7-2 dello standard 3GPP defini- sce anche una chiara suddivisione tra funzionalità del- la parte alta (high-PHY) e bassa (low-PHY) dello strato fisico, in cui le funzioni low-PHY come la pre-codifica, le trasformate FFT/IFFT e la mappatura/de-mappatura dell’elemento di risorsa (RE) sono eseguite su un’unità ra- dio remota (RRU), o nel nodo di rete gateway di fronthaul che aggrega il traffico proveniente dalle unità radio poste tra RU e DU. Le funzioni high-PHY, che includono prin- cipalmente la codifica/decodifica, la scomposizione e la modulazione/demodulazione, vengono eseguite nell’u- nità DU. Le funzioni high-PHY in un’unità gNodeB (DU) posso- no essere eseguite completamente nel software o in una combinazione di software e hardware adattabile. Software e hardware La divisione tra software e hardware delle funzioni hi- gh-PHY dipende da molti fattori quali: - i limiti delle prestazioni del software (o dell’hardware) sulle prestazioni complessive, ovvero il software non dovrebbe porre limiti alle prestazioni dell’hardware e viceversa; – considerazioni sulla latenza: dato che le specifiche 5G impongono severi requisiti di latenza su diverse classi di servizi, la suddivisione non dovrebbe influire nega- tivamente sulla latenza; – compatibilità con le API software standard del settore: alcune delle funzioni high-PHY hanno una definizione standard come API dello spazio utente, quindi qualsiasi esecuzione su hardware dovrebbe mantenere la com- patibilità con le API standard per una transizione ot- timale. La descrizione qui sopra delinea le funzionalità necessa- rie per gli acceleratori programmabili basati su hardware di aziende come Xilinx . L’architettura dell’acceleratore ideale potrebbe richie- dere l’esecuzione di uno strato high-PHY 5G completo su hardware, che consentirà di massimizzare le prestazioni e di minimizzare la latenza, con la possibilità di esten- derlo anche su più configurazioni RRU basate su sistemi mMIMO. Con l’evoluzione degli standard e delle funzionalità 5G e O-RAN, Xilinx ha iniziato con l’elaborazione O-RAN e con l’esecuzione delle operazioni di codifica/decodifica del canale lookaside su schede di accelerazione program- mabili. DIGITAL 5G ICS