EO_496

EDA/SW/T&M 61 - ELETTRONICA OGGI 496 - SETTEMBRE 2021 VERIFICATION TECHNOLOGIES per offrire velocità, accuratezza e totale copertura per una verifica variation-aware senza precedenti. Il team di design ha utilizzato gli strumenti di Solido Variation Designer ripor- tati in figura 2 per implementare un flusso di design e di ve- rifica robusto e variation-aware. Il team è stato in grado di iterare e validare il circuito a bandgap in modo rapido e accurato e mi- surare l’impatto delle variazioni statistiche di processo su varie topologie di circuiti. Questo ha permesso al team di compensare e regolare il design in modo efficiente e oculato fino al raggiungimento delle specifi- che. Introduzione al flusso di design e verifica variation-aware Il team di design ha sviluppato un flusso di verifica affida- bile (Fig. 3) utilizzando un set efficace di strumenti di Soli- do Variation Designer. Il flusso consiste nell’eseguire prima PVTMC Verifier per combinare nella stessa analisi simulazio- ni sia Monte Carlo che PVT a un sigma target e identificare potenziali debolezze nel circu- ito a bandgap. In caso di fallimenti, si analizzano i risultati dell’analisi di sensibilità built-in per ottenere la lista dei dispositivi che hanno il maggiore impatto sull’output, causandone eventuali fallimenti. In seguito, a seconda del numero di campioni necessari, il team può decide- re di lanciare una simulazione Monte Carlo standard o High-Sigma Verifier per confer- mare la lista degli elementi che più impat- tano la tensione di uscita del bandgap, Vbg. Avendo visibilità dei dispositivi che causano i fallimenti, il team può implementare le op- portune modifiche al design. Se non si evidenziano fallimenti nell’anali- si iniziale PVTMC Verifier, si prosegue con l’analisi High-Sigma Verifier per verificare la robustezza a sigma più elevate. Il team di progettazione potrà poi aggiustare il circuito sulla base di eventuali fallimenti e dei risultati dell’analisi di sensibilità di High-Sigma Verifier. Verifica del circuito a bandgap Il flusso di design e verifica variation-aware ha permesso al team di progettazione di ST di iterare e analizzare in modo efficiente varie topologie di circuiti a bandgap, come eviden- ziato sotto, giungendo a una topologia particolarmente ro- busta. Fig. 3 – Flusso di design e verifica robusto e variation-aware Fig. 4 – Topologia A, risultati dell’analisi PVTMC Verifier Fig. 5 – Topologia A, “Impact on outputs”, risultati dell’analisi di sensibilità