EO_490

46 - ELETTRONICA OGGI 490 - NOVEMBRE/DICEMBRE 2020 COMM RF DCT Seguendo lo schema a blocchi dell’ADF4351, in alto a sinistra, REF IN è il pin d’ingresso della sorgente ester- na della frequenza di riferimento che, dopo vari bloc- chi divisori e moltiplicatori, fra cui il registro contatore R, viene applicata ad uno degli ingressi del Compara- tore di fase/frequenza, che chiameremo PFD (Phase/ Frequency Detector). All’altro ingresso del PFD, viene applicata l’uscita del VCO retroazionata mediante il blocco divisore costituito dal registro contatore N e da vari altri registri, che ha lo scopo di ridurre la frequen- za di uscita del VCO ad un valore confrontabile con quello della frequenza di riferimento applicata al PFD. Il costante confronto fra i 2 segnali applicati conduce il PFD a produrre in uscita degli impulsi di corrente che pilotano il VCO a modificare il valore di frequen- za in più o in meno, fino al raggiungimento dell’esatta corrispondenza di fase con il segnale di riferimento. Nella figura 3 viene riportato un esempio schematico che descrive il principio di funzionamento del sistema sintetizzatore PLL-VCO-PFD. Seguendo lo schema funzionale di esempio di figura 3, viene applicato un segnale di riferimento di 13 MHz al contatore R programmato per dividere per 65. La fre- quenza di uscita di 200 kHz di R, la FPFD, giunge ad un ingresso del PFD, mentre all’altro ingresso viene appli- cata la frequenza di uscita del VCO divisa per 4.500 dal contatore-divisore N. Gli impulsi di uscita del PFD sono filtrati da un filtro passa-basso (filtro di loop) fra l’usci- ta del CP, o pompa di carica (charge pump), che d’ora in poi chiameremo CP, e il VCO, prima di essere appli- cati al VCO. Quindi, quando le 2 frequenze agli ingressi del PFD sono uguali e in fase, si interromperanno gli impulsi di correzione verso il VCO alla cui uscita sarà presente una frequenza di 900 MHz pari a N x FPFD. In sostanza, una volta nota la frequenza di riferimento ap- plicata al PFD, la frequenza di uscita del sintetizzatore sarà determinata dal valore del contatore divisore N. Considerando che il nucleo di gestione del funziona- mento dell’intero sistema è costituito dal PFD, merita una accurata descrizione. La figura 4 mostra lo sche- ma semplificato del funzionamento di un generico PFD. Lo schema di figura 4 è costituito da una coppia di flip flop di tipo D le cui uscite Q1-UP e Q2-DOWN, in que- sto esempio sincronizzate da fronti positivi applicati ai rispettivi ingressi +IN e -IN, pilotano un CP, rispet- tivamente per produrre all’uscita CP OUT, impulsi di corrente positivi o negativi. Per la discussione dell’e- sempio, si consideri una frequenza di riferimento FPFD applicata all’ingresso +IN ed una frequenza di uscita VCO/N all’altro ingresso -IN del PFD. Nella sezione A della figura 4, si può osservare il comportamento del circuito nel caso in cui la frequenza +IN è molto più alta della frequenza -IN, quindi, distante dall’aggancio di fase. In questa situazione, il primo fronte positivo su +IN attiva l’impulso di corrente positivo all’uscita CP OUT del generatore di corrente, finché non giunge un fronte positivo all’ingresso -IN, portando a zero l’impul- so di corrente, poi il ciclo si ripete al prossimo fronte positivo su +IN. In pratica, questo comporta che il VCO viene pilotato con impulsi di corrente positivi di lunga durata a cui corrisponde un incremento della frequen- za all’ingresso –IN fino a raggiungere la frequenza su +IN e realizzare così l’aggancio di fase. Nel caso in cui la frequenza +IN è più bassa della frequenza -IN, quin- di, distante dall’aggancio di fase, avviene il comporta- mento inverso, ossia, il VCO viene pilotato da impulsi Fig. 2 – Schema a blocchi dell’ADF4351 Fig. 4 – Schema semplificato di un PFD Fig. 3 – Sistema sintetizzatore PLL-VCO-PFD