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DIGITAL NEURAL NETWORKS 49 - ELETTRONICA OGGI 488 - SETTEMBRE 2020 l elementi PE (elementi di elaborazione) nell’unità DPU di Xilinx e abbiamo fuso l’operatore DWC con l’opera- !"#$ ' * < - mediatamente posta in sequenza alla convoluzione 1x1 (attraverso la memoria BRAM sul chip nella DPU) senza scrivere sulla DRAM. Utilizzando questa tecnica spe- cialistica possiamo aumentare notevolmente l’efficien- za delle esecuzioni sull’unità DPU delle reti MobileNet. Con questa architettura modificata dell’unità DPUv2 (Fig. 8) siamo stati in grado di offrire un notevole mi- glioramento in termini di efficienza dell’inferenza MNv1 => ' @K' [ \ l modo da eguagliare i nostri risultati con una rete Re- sNet50. Tutto ciò è stato ottenuto utilizzando la stessa CPU e la stessa architettura hardware. Un evento comune consiste nell’ottimizzazione dell’hard- ware di inferenza e del modello di rete neurale in iso- lamento l’uno rispetto all’altro. Tenete presente che le reti vengono generalmente addestrate utilizzando delle GPU e operano nelle regioni periferiche su SoC o GPU con un’architettura notevolmente diversa. Per ottimizzare per adottare in modo efficiente i modelli che non sono necessariamente compatibili con l’hardware. In questo - le è che i dispositivi Xilinx offrono un’opportunità unica per continuare a co-evolvere sia software sia hardware dopo il rilascio dei dispositivi. Per fare un ulteriore passo - The Lottery Ticket Hypothesis => ] ^! _`j@ {|| < ' | |j}`~'`~~' pdf). In questo articolo (Fig. 10) gli autori “formulano l’i- potesi” che “le reti feed-forward inizializzate casualmente contengano sottoreti (le carte vincenti) che – se adde- strate in isolamento – raggiungono una precisione di test paragonabile alla rete originale in un numero analogo di iterazioni (addestramento)”. È chiaro allora che il futuro per le tecniche di riduzione delle dimensioni delle reti \ ben presto come “carte vincenti” per noi all’interno del processo di rilevazione e di ottimizzazione delle reti. È anche vero che la soluzione migliore ad oggi per garanti- re implementazioni efficienti e ad alta precisione a bordo rete rimane la riduzione dei canali delle dorsali classiche. Mentre queste ultime possono essere inefficienti ai fini automatizzati può fornire risultati estremamente efficien- = $* <K' $ \ possa oggi essere trovata semplicemente selezionando per il vostro prossimo progetto un’architettura di inferen- delle architetture di rete e delle tecniche di ottimizzazio- ne future garantendo la longevità del prodotto per i vo- stri clienti. Sono molto ottimista sul fatto che le possibili- tà abbonderanno quando la ricerca futura che scatu- rirà dall’articolo The Lottery Ti- cket Hypothesis ci porterà a una nuova generazio- ne di tecniche di riduzione delle dimensioni delle reti per ottenere guadagni di ef- ficienza ancora ' [ - - - ' ] !j` $ [ dell’intelligenza artificiale. Fig. 8 – Una unità DPUv2, elemento di elaborazione specialistica dell’operatore DWC [Riferimento: Song Yao, Hotchips HC30, Session 8: https://www.hotchips.org/archives/2010s/hc30/ ] Fig. 9 – Latenza di esecuzione su reti MobileNet e ResNet50, con unità DPUv1 e DPUv2 a confronto (supporto alla convoluzione DWC) [Riferimento: Song Yao, Hotchips HC30, Session 8: https://www. hotchips.org/archives/2010s/hc30/ ] Fig. 10 – L’ipotesi sulla “carta vincente”