EO_486

DIGITAL EMBEDDED FLASH 46 - ELETTRONICA OGGI 486 - MAGGIO 2020 dei dati (data flash: DF), con un limite di ciclo di ripro- grammazione nominale di 250.000 cicli. Velocità di lettura ad accesso random di 240 MHz La divisione Word-line (WL), come mostrato nella figu- ra 3(a), è una tecnica efficace per accelerare le letture ad accesso random nella memoria flash. Tuttavia, la divisione WL aumenta il numero di driver e ripetitori WL, il che si traduce in un incremento dell’area del film isolante del gate dei transistor logici a cui viene appli- cata la tensione della word line (Vwl). Ciò porta a una riduzione dell’affidabilità, a causa della rottura del die- lettrico in funzione del tempo (TDDB - Time-Dependent Dielectric Breakdown). Come mostrato nella figura 3(b), Renesas ha risolto questo problema modificando la struttura del circuito dei driver e dei ripetitori WL e fornendo un’alimentazione per il transistor logico (Vdd) di valore inferiore rispetto alla Vwl, che serve da tensione di pilotaggio dei transistor logici NMOS posti nello stadio finale del driver, il quale occupa l’area di isolamento più grande del gate. Ciò ha permesso di assicurare un’affidabilità sufficiente riducendo l’area totale dei transistor logici a cui viene applicata la Vwl. L’aumento della larghezza totale del canale dei driver e dei ripetitori WL aumenta la corrente di dispersione e riduce la Vwl alla fine dei percorsi di alimentazione, a causa della resistenza lungo le linee Vwl, e ciò può avere un impatto negativo sulle prestazioni a livello di accesso random. Per risolvere questo problema, Re- nesas ha utilizzato un driver Vwl distribuito per ridur- re al minimo gli effetti della resistenza del cablaggio. Le suddette tecniche circuitali conferiscono doti di affidabilità assicurando nel contempo prestazioni di lettura ad accesso random a una alta velocità a 240 MHz sul chip prototipo – le prestazioni di lettura più elevate del settore – in un ampio intervallo di tem- peratura (temperature di giunzione da -40 °C a 170 °C), come mostrato nella figura 3(c). Nuova tecnologia di programmazione a bas- so rumore durante gli aggiornamenti OTA Il circuito a pompa di carica, che fornisce la tensione di programma- zione, entra in funzione quando viene program- mata la memoria flash, producendo general- mente un elevato con- sumo della corrente di picco da parte dell’alimentatore esterno. Se la pro- grammazione flash di un aggiornamento OTA avvie- ne in un ambiente caratterizzato da carichi di potenza elevati, ad esempio quando l’auto e altri circuiti sul chip sono in funzione, questo consumo di corrente di picco potrebbe generare un rumore di alimentazione significativo, che richiederebbe l’aggiunta di un con- densatore si stabilizzazione di grandi dimensioni. Sul chip prototipo appena sviluppato, il funzionamento del programma è diviso in due fasi, come mostrato nel- la figura 4(a). La prima fase impiega una modalità a basso rumore in cui la corrente di programmazione (Iprg) che fluisce verso le singole celle di memoria viene ridotta a un valore pari alla metà della corren- te di programmazione convenzionale. Anche quando la corrente di programmazione viene dimezzata, il Vth della maggior parte delle celle di memoria (oltre il 99%) raggiunge il livello desiderato in un tempo di programmazione identico a quello che impiegherebbe con una corrente di programmazione convenzionale. Successivamente, una corrente di programmazione analoga a quella convenzionale viene applicata solo al ridotto numero rimanente di celle (meno dell’1%) che non hanno ancora raggiunto il livello desiderato. Per- tanto, la corrente di programmazione complessiva si riduce significativamente. Come mostrato nella figura 4(b), la nuova tecnologia riduce il consumo di corrente di picco dall’alimentatore esterno (Vcc) del 55% senza ridurre la velocità di scrittura rispetto alle condizioni di programmazione convenzionali. Renesas ha inoltre applicato il concetto di variazio- ne della corrente di programmazione nell’implemen- tazione di una modalità di programmazione ad alta velocità sul chip prototipo. Ciò ridurrà i tempi di pro- grammazione flash richiesti nella programmazione in Fig. 4 – (a) Panoramica della sequenza del programma che varia la corrente di scrittura durante la programmazione, (b) Confronto tra la velocità di trasmissione del programma e il consumo di corrente di picco tra le modalità di scrittura (Fonte: Renesas Electronics Corp.)