EO_482

DIGITAL SOTB TECHNOLOGY 56 - ELETTRONICA OGGI 482 - NOVEMBRE/DICEMBRE 2019 nuovo processo SOTB e quelli della tecnologia di sili- cio standard esistente. Siamo in grado di utilizzare la nuova tecnologia SOTB in parti del design del chip in cui è richiesto un consumo di energia ultrabasso. Tut- tavia, possiamo ancora utilizzare il silicio standard per funzionalità come l’anello di I/O e i componenti ana- logici, nonché la memoria Flash incorporata. Di con- seguenza, i dispositivi hanno ancora caratteristiche elettriche simili ai microcontrollori attuali. La figura 1 mostra la struttura del gate SOTB. In un tra- dizionale design di gate in silicio bulk, iniettiamo atomi di dopante nel silicio durante il processo di fabbrica- zione, che consente al gate di condurre quando richie- sto. Il numero di atomi iniettati in ogni gate è estrema- mente difficile da controllare accuratamente, quindi le caratteristiche di commutazione del gate possono va- riare, specialmente con geometrie di silicio più piccole. Il design SOTB, al contrario, non necessita di dopanti. In esso le caratteristiche del gate sono controllate dal- lo strato di isolamento estrema- mente sottile all’interno del gate stesso, che a sua volta è estrema- mente ben controllato. Ciò signi- fica che la variazione tra ciascun gate è molto più bassa rispetto al tradizionale design in silicio di tipo bulk. Questa riduzione della variazione tra gate su un disposi- tivo SOTB ci consente di ridurre notevolmente la tensione operati- va e quindi l’energia utilizzata per commutare il gate. Il risultato è un consumo di energia attiva estremamente basso dei dispositivi implementati nel processo SOTB rispetto ai dispositivi implementati utilizzando un pro- cesso di tipo tradizionale. La figura 1 illustra un ulteriore vantaggio della tecno- logia SOTB. Possiamo applicare una tensione di pola- rizzazione negativa a ciascun gate, che ci permette di manipolarne le soglie di commutazione singolarmen- te. Ciò riduce notevolmente la dispersione da ciascun gate, che a sua volta riduce la corrente di standby. Il nuovo R7F0E017 combina un core Cortex M0+ fino a 64 MHz con un elevato livello di integrazione peri- ferica, fino a 1,5 Mbyte di flash e 256 Kbyte di SRAM su chip. La figura 2 mostra un diagramma a blocchi di questo dispositivo. L’R7F0E017 implementa anche un’interfaccia LCD MiPs per un display locale a bassa potenza e altre utili funzioni, come un’interfaccia USB e un convertitore analogico-digitale (ADC) molto spe- Fig. 3 – Modalità di esecuzione XiP Fig. 3 – Design ADC a bassa potenza Fig. 2 – Schema a blocchi del primo microcontrollore che utilizza il processo SOTB