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TECH INSIGHT PHOTONIC ICS 32 - ELETTRONICA OGGI 481 - OTTOBRE 2019 sempre partiti dall’as- sunto che ciò che viene disegnato corrispon- da a ciò che verrà poi prodotto (tramite le ma- schere, per arrivare al silicio). Ai nodi tecnolo- gici più avanzati, tutta- via, per compensare le imprecisioni dovute ai limiti fisici e dimensio- nali delle lenti utilizzate (che non sono in grado di catturare l’intero or- dine della diffrazione generata dalla masche- ra), devono essere utilizzate opportune tecniche litografiche, quali la OPC (Optical Proximity Correction), con lo scopo di modificare il layout prima della produzione, in modo da garantire che esso produca risultati conformi all’intento progettuale originale. Per i PIC, è fondamentale che i progettisti provvedano a modellare appropria- tamente e accuratamente le forme finali presenti nel progetto, per via dell’impatto diretto che ciò produrrà sulle performance del circuito. Per la produzione di wafer multi-progetto (MPW), i progettisti hanno tipicamente biso- gno di richiedere svariate iterazioni della fase di produzione fisica dell’apparato, prima di riuscire a comprende- re totalmente il comportamento del circuito e a ottimizzarlo opportunamente (Fig. 8). Naturalmente, l’iterazione fisica è tuttavia estremamente onerosa sia in termini di tempo sia di costi. In alternativa, i progettisti possono però far leva sull’utilizzo di appositi PDK (Process Design Kits) di tipo litho-friendly, forniti dalla fonderia. Per sviluppare tali PDK, gli specialisti di litografia delle fonderie e i cosiddetti TAG (Technology Access Group) uti- lizzano appositi strumenti specializzati per la progettazione litho-friendly, o LFD (Litho-Friendly Design), svilup- pati dalle aziende di EDA. L’utilizzo congiunto di un tool LFD e di un PDK LFD consente ai progettisti di eseguire un’ampia varietà di simulazioni e di controlli del processo, attività che in precedenza erano appannaggio unica- mente dei litografi specializzati, operanti nelle fonderie di semiconduttori. Questo tipo di controlli è in grado di identificare potenziali problematiche di risoluzione litografica prima del tapeout (Fig. 9). I team di progettazione possono quindi applicare le necessarie correzioni progettuali, oppure le opportune tecniche di OPC, per garanti- re la producibilità e le performance dell’apparato. In tal modo, grazie all’accesso a un vero e proprio processo li- tografico virtuale automatizzato, i proget- tisti sono in grado di abbreviare anche di mesi i propri programmi di sviluppo, evitando al contempo di sprecare denaro nella produzione di prototipi in silicio non aderenti all’intento progettuale desidera- to. In definitiva, il crescente mercato dei dispositivi fotonici in silicio ha evidenzia- to la necessità di flussi per un processo affidabile e automatizzato di verifica fisi- ca e di verifica della producibilità, flussi capaci di indirizzare le peculiari carat- teristiche fisiche dei progetti di Silicon Photonics. Fortunatamente, non c’è al- cuna necessità di reinventare da zero gli strumenti e i processi già esistenti per la verifica degli IC elettronici. Una opportu- na espansione dell’utilizzo di funzionalità ormai consolidate, quali la DRC equation- based, la LVS di tipo shape-matching e le tecniche di progettazione litho-friendly, consente infatti ai progettisti di includere nei propri flussi progettuali anche i nuovi componenti e i nuovi concetti legati alla progettazione per la Silicon Photonics. Fig. 7 – Confronto tra differenti tecniche di LVS disponibili per la Silicon Photonics Fig. 8 – La larghezza di banda della guida d’onda Bragg fabbricata si rivela notevolmente inferiore rispetto a quella definita dall’intento progettuale (per concessione di Xu Wang [3])