EO_480

SOCS/FPGAS TECH-FOCUS 49 - ELETTRONICA OGGI 480 - SETTEMBRE 2019 a 28 nm. I dati riportano che questi compo- nenti arrivano fino a 6,6M di celle logiche e con transceiver che spaziano da 6,25Gb/s a 12,5Gb/s. Questi chip permettono di dif- ferenziare i diversi progetti per una gamma molto ampia di applicazioni embedded, dai sistemi di assistenza alla guida multi-came- ra ai a sistemi Ultra-HDTV 4K. Una delle soluzioni probabilmente più interes- santi in termini d’integrazione fra SoC e logica programmabile però è costituita dagli RFSoC. Questi componenti usano un’architettura che integra la catena di segnale RF all’interno di un SoC e assicurano una significativa riduzio- ne dei consumi di energia e delle dimensioni rispetto ad altre soluzioni. Recentemente sono state annunciate le nuove generazioni di que- sti dispositivi, utilizzabili per l’intero spettro sub-6 GHz, un requisito fondamentale per il passaggio alle reti 5G. Attualmente la versione RFSoC Xilinx Zynq UltraScale+ Gen 2 è nella fase di campio- namento, mentre la fase di distribuzione in volumi è prevista per giugno 2019. La versione RFSoC Xilinx Zynq UltraScale+ Gen 3, che è in grado di supportare l’intera banda al di sotto dei 6 GHz con interfaccia estesa alle onde millimetriche, sarà disponi- bile invece nel secondo semestre del 2020. La nuova architettura SoC FPGA RISC-V di Microsemi Microsemi , azienda controllata da Microchip , ha recentemente annuncia- to una nuova classe di SoC FPGA basati sull’architettura SoC PolarFire sviluppata in collaborazione con SiFive . Questa nuova famiglia di componenti combina bassi con- sumi con un sottosistema a microprocesso- re basato sull’Instruction Set Architecture (ISA) RISC-V. L’architettura SoC PolarFire integra un sot- tosistema di memoria L2 da 2 MB che può essere configurato come cache, scratchpad oppure come direct access memory. A que- sta memoria si affiancano a 128 Kb di memoria Flash per il boot. La nuova architettura offre capacità di Asymmetric Multiprocessing (AMP) deter- ministiche e real-time, utilizzabili per piat- taforme Linux in un cluster multi-core coe- rente di CPU, e integra inoltre funzionalità di sicurezza come per esempio quelle di Single Error Correction e Double Error Detection (SEC-DED) su tutte le memorie, la physi- cal memory protection, Differential Power Analysis (DPA) safe crypto core e defence- grade secure boot. Dal punto di vista della facilità di sviluppo I SoC FPGA della famiglia Stratix 10 di Intel combinano un quad core ARM Cortex A53 con l’architettura Hyperflex FPGA