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EDA/SW/T&M DESIGN FLOW 74 - ELETTRONICA OGGI 477 - APRILE 2019 do di ridurne la durata media da settimane a giorni. La tecnologia ATE-Connect consente agli ingegneri del DFT di osservare e di controllare in modo diretto la IP presen- te all’interno del SoC oggetto del test mediante un ATE. La comunicazione avviene mediante comandi standard IJTAG, eliminando quindi l’onere di dover operare con in- terfacce basate su pattern e diverse a seconda dei diversi ATE utilizzati. Tutto ciò consente di risolvere le principali problematiche legate alla valutazione e al debugging, ba- sati su IJTAG, della IP. Alcune delle funzionalità principali della tecnologia ATE-Connect sono: ‹ # # † DFT e dai progettisti, utilizzando normali comandi IJTAG, all’interno di un flusso basato su protocolli, anziché in flusso basato su pattern. † A7 † - zare la propria familiare interfaccia Shell Tessent, basata sulla sintassi Tcl. † A7 - re agli ATE da remoto, con meccanismi di comunicazione leggeri e di tipo incrementale, via TCP. ATE-Connect consiste in un flusso basato su protocollo con comandi IJTAG (Fig. 3). L’ingegnere di DFT può speci- ficare direttamente comandi IJTAG, comandi dei tool, non- ché comandi e procedure Tcl. Questo flusso per il bring- up e il debugging del silicio necessita solamente di un file ICL e dei file PDL a livello del chip (unitamente alle relative procedure Tcl, se necessarie). Tra i server di progettazio- ne e i controller del tester è normalmente presente un fire- wall, ma gli utenti possono comunque operare semplice- mente depositando i file ICL e PDL su un server avente lo stesso livello di sicurezza dei controller del tester. Inoltre, dato che tutta la comunicazione avviene tramite una sin- gola porta TCP, l’accesso può essere assicurato ottenendo dal reparto IT l’apertura di quella singola porta sul firewall. Utilizzando questo flusso ATE-Connect, viene offerto agli utenti un ambiente completo e interconnessoper DFT (con simulazione), il debugging della IP (sull’ATE), e l’analisi dei dati ottenuti dall’uso in campo (sulla scheda madre). Nella fase pre-silicio, se si possiedono i modelli di simulazione appropriati delle IP “target”, gli utenti possono debuggare e validare le procedure PDL e le relative procedure Tcl. Una volta ottenuto il silicio, gli utenti possono poi iniziare la valutazione e il debugging di quegli stessi blocchi di IP direttamente sull’ATE, usando ATE-Connect. Per agevolare l’analisi delle problematicità all’interno di un ambiente re- ale, come nel caso dell’uso in campo, è poi possibile utiliz- zare lo stesso software in modalità Desktop, connettendo l’apparato al software tramite la apposita scheda di sup- porto, eliminando del tutto l’utilizzo degli ATE. Una nuova modalità per il bring-up dei chip La tecnologia ATE-Connect migliora significativamente il flusso di bring-up, di debugging e di valutazione delle IPs sui chips. Rende infatti possibile un debugging molto effi- ciente della IP da parte degli ingegneri di DFT, all’interno di in ambiente a loro familiare basato su Tcl, fornendo an- che l’accesso remoto agli ATE tramite protocolli di comu- nicazione leggeri e incrementali. Questa connessione tra l’ambiente di DFT e l’ATE elimina gli ostacoli di comunica- zione tra il software proprietario specifico di ogni tester e le piattaforme di DFT, risolvendo definitivamente le inef- ficienze di uno dei passaggi più ostici del processo che consente di portare gli ICs sul mercato. Fig. 3 – Bring-up e debugging del silicio basati su IJTAG, mediante ATE-Connect. Gli ingegneri di DFT hanno accesso all’ATE da remoto, mediante comandi impartiti all’interno del proprio ambiente Shell Tessent