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delle IPs di tipo analogico, provenienti da vendor di ter- ze parti, è spesso necessario l’utilizzo di strumentazione analogica a elevate prestazioni, nonché di una interfaccia ad alta velocità, che richiedono le performance garantite solo da un ATE. Tipicamente, il processo di bring-up del silicio compor- ta la conversione dei pattern di test in uno specifico for- mato richiesto dal particolare tester utilizzato, nonché la generazione di un programma di test che verrà eseguito dall’ATE. Per ogni specifico chip sono dunque necessari dei pattern di test scritti da ingegneri specializzati nel DFT e successivamente tradotti nel linguaggio proprio delle macchine di test, al fine di debuggare ogni possibile sce- nario, su ogni tipo di tester utilizzato. Nel momento in cui uno di questi pattern fallisce, l’output dell’ATE viene tradotto in dati di errore del chip e rispedi- to agli ingegneri del DFT, per essere elaborato mediante appositi tool diagnostici. A svolgere il ruolo principale nel processo di valutazione e di debugging sono dunque gli ingegneri specialisti di DFT, non gli ingegneri incaricati di eseguire i test sugli ATE. Gli ingegneri impiegati per i test tipicamente lavorano su dati di basso livello ed estremo dettaglio, legati ai cicli di clock, mentre gli ingegneri del DFT operano a un livello più elevato, utilizzando IJTAG. Il gap esistente tra i livelli di astrazione di questi due ruo- li introduce nel processo numerose inefficienti iterazioni (Fig. 2). Per un ingegnere del DFT (o per un progettista) ri- sulta infatti estremamente difficoltoso manovrare un ATE, mentre per un ingegnere del testing è del tutto impossibile debuggare un apparato, essendo privo di fondamentali in- formazioni di progetto, che esulano dal suo ambito. Questi ricicli iterativi si rivelano anche peggiori per la IP di tipo analogico. La valutazione analogica è infatti estre- mamente sensibile a differenze anche lievi delle condi- zioni ambientali, delle sequenze di accesso, dei tempi di attesa, etc. I rimbalzi di competenze che si generano all’in- EDA/SW/T&M DESIGN FLOW 73 - ELETTRONICA OGGI 477 - APRILE 2019 terno di questo ampio ciclo di processo possono dunque diventare ancora più frequenti, nel corso della valutazio- ne di una IP analogica. Siccome i costosi tester usati per la valutazione (gli ATE) sono normalmente condivisi tra più gruppi di lavoro, e gli slot temporali di utilizzo devono quindi essere prenotati, può capitare di dover attendere un giorno o due prima di riavere l’accesso all’ATE, an- che solo per potere sperimentare piccole variazioni delle condizioni di test. Infine, anche qualora l’ingegnere del DFT potesse essere direttamente coinvolto, in tempo rea- le, nella valutazione e nel debugging mediante ATE della IP di terze parti presente nel dispositivo, potrebbe acca- dere che sia fisicamente dislocato in una sede separata e distante da quella dell’ingegnere del testing, dove sono posizionati anche gli ATE. La tecnologiaATE-Connect, una novità assoluta I principali produttori di chip hanno dunque bisogno di una soluzione che consenta loro di superare la sfida rap- presentata dal bring-up del silicio. Mentor Graphics ha recentemente annunciato la propria tecnologia ATE-Con- nect, che crea una interfaccia standard in grado di elimi- nare gli ostacoli nella comunicazione tra le piattaforme di DFT e i diversi software proprietari legati a ogni specifico tester. Ciò consente di accelerare il debugging della IP ne- gli apparati conformi a IJTAG, aiutando a velocizzare i cicli di sviluppo dei prodotti, e riducendo il time-to-market dei prodotti più complessi come le comunicazioni wireless 5G, i sistemi di guida autonoma e quelli di intelligenza ar- tificiale. Il primo ATE in grado di offrire il pieno supporto della nuova interfaccia è l’ATE Teradyne UltraFLEX, dotato di tecnologia Portbridge. Connettendo in modo diretto la versatilità della program- mazione tramite IJTAG agli ATE, viene rimosso il più signi- ficativo collo di bottiglia presente all’interno dei processi di debugging e di caratterizzazione del silicio, consenten- Fig. 2 – Il flusso tradizionale per il bring-up del silicio può comportaremesi d’iterazioni ed è esposto a numerosi errori, con i relativi allungamenti delle tempistiche