EO_477

72 - ELETTRONICA OGGI 477 - APRILE 2019 I progettisti degli apparati SoC di grandi dimensioni stanno adottan- do, in misura sempre più marcata, nuovi flussi di progettazione e nuove metodologie che consentano di mi- gliorare sia la resa che il DFT. Uno degli approcci più seguiti consiste nell’adozione dello standard IJTAG (IEEE 1687), al fine di abilitare una inte- grazione di tipo plug-and-play della IP nel corso della pro- gettazione. Al termine delle fasi di progettazione, verifica e produzione iniziale, all’arrivo dei primi prototipi ha in- fatti avvio la cosiddetta fase di “bring-up” del silicio, il cui scopo è di confermare che il comportamento del sistema progettato corrisponda esattamente a quanto dettato dal- le specifiche. Nel corso di questo processo, le aziende adottano approcci molto differenti, sia per quanto riguar- da la conversione dei pattern di test del chip verso gli spe- cifici formati di dati richiesti dai tester utilizzati, sia per il debugging dei test eseguiti sui diversi sistemi ATE. I flussi standard di bring-up del silicio stanno tuttavia diventando sempre più pesanti e difficoltosi, soprattutto per i progetti di più grandi dimensioni, caratterizzati da strutture di DFT molto complesse. Questo passaggio del flusso di realizza- zione degli IC è da tempo considerato uno di quelli che maggiormente necessitano di essere migliorati, e ora una soluzione è finalmente disponibile. Tale soluzione è rap- presentata dalla nuova tecnologia menzionata (basata sul- lo standard IJTAG) la quale, connettendo il software di DFT agli ATE, consente di ridurre significativamente i tempi per il bring-up del silicio, portandoli da settimane a giorni. Il flusso tradizionale di bring-up del silicio Le dimensioni e la complessità degli IC sono in continua crescita, il che crea nuovi ostacoli per l’integrazione e il te- sting della quantità di IP (anch’essa crescente) contenuta all’interno dei moderni sistemi SoC. All’interno del settore vi è quindi stata una diffusa adozione dell’architettura di test definita dallo standard IJTAG (IEEE 1687) (Fig. 1) per il testing a livello di chip. Tuttavia, nonostante lo standard IJTAG semplifichi l’integrazione della IP nel corso della fase di progettazione, il suo utilizzo non ha eliminato le problematiche legate alla valutazione e al debugging della IP in fase di bring-up del silicio. Va innanzitutto specificato che il bring-up del silicio e il suo debugging possono anche essere realizzati colle- gando un computer desktop, sul quale viene eseguito il software commerciale di DFT, a una apposita scheda di supporto ospitante il dispositivo da testare. Una soluzione di questo tipo funziona però al meglio solo con gli IC di- gitali, mentre per realizzare la valutazione e il debugging Una tecnologia innovativa consente di connettere le apparecchiature di test, o ATE (Automatic Test Equipment), con il software di debugging DFT (Design For Testing), per agevolare le fasi di bring-up e di debugging del silicio Matt Knowles Product Marketing Manager Mentor Graphics Una nuova tecnologia per connettere i tool di DFT con le apparecchiature di test e facilitare il bring-up dei chip EDA/SW/T&M DESIGN FLOW Fig. 1 – Sono in crescita sia l’adozione di IJTAG che la quantità di blocchi di IP presenti nei SoC