EO_476

ANALOG/MIXED SIGNAL ANALOG BW EXPANSION differenza temporale tra due sistemi di campionamento efficaci è definito mappatura del ritardo. Il processo può essere noioso da eseguire sulla scheda in quanto un’analisi su carta potrebbe non includere i ritardi effettivi dovuti a intervalli di propagazione delle tracce di clock sul circuito stampato, ritardi di gruppo interni ai dispositivi, ritardo di apertura dell’ADC, e ri- tardi dei circuiti coinvolti nella suddivisione del clock in due segmenti diversi (una traccia di clock per il THA e una per l’ADC). Un modo per impostare il ritardo tra il THA e l’ADC consiste nell’utilizzare una linea di ritardo variabile. Questi dispositivi possono essere attivi o pas- sivi per eseguire l’allineamento temporale del processo di campionamento del THA e trasferimento all’ADC per il ricampionamento. In questo modo l’ADC campiona la parte in modalità hold della forma d’onda in uscita del THA, fornendo una rappresentazione precisa del se- gnale in entrata. Come mostrato in figura 2, l’HMC856 può essere usato per generare il ritardo. Si tratta di un dispositivo a 5 bit con pin di programmazione, con un ritardo intrinseco di 90 ps, un ritardo variabile con 32 step di 3 ps. Lo svantaggio di un dispositivo con pin di programmazio- ne è nella predisposizione/modifica del valore di cia- scun ritardo. Ogni pin dell’HMC856 andrebbe portato su una tensione negativa per consentire l’impostazio- ne di un nuovo ritardo. Quindi saldare una resistenza di pulldown su 32 combinazioni per trovare l’imposta- zione del ritardo ottimale può diventare un compito noioso; per questo si è optato per l’uso di un circuito automatico per accelerare il processo di impostazione del ritardo, usando switch SPST a controllo seriale e un microprocessore off-board. Per acquisire la migliore impostazione del ritardo, alla combinazione THA e ADC viene applicato un segnale al di fuori della larghezza di banda dell’ADC. In que- sto caso abbiamo scelto un segnale da ~10 GHz e ab- biamo applicato un livello acquisito sul valore FFT di –6 dBFS. A questo punto viene eseguito lo sweep dei valori di ritardo secondo la classica logica binaria a step, mantenendo il segnale costante in termini di li- vello e frequenza. L’FFT viene visualizzata e catturata durante la fase di sweep, raccogliendo i valori relati- vi alla potenza fondamentale e alla SFDR (Spurious- Free Dynamic Range) per ogni impostazione di ritardo. Come dimostrano i risultati della figura 3a, la potenza fondamentale, l’SFDR e l’SNR variano in base all’impo- stazione applicata. Quando il campione viene posizio- nato in modo ottimale rispetto al tempo in cui il THA passa il campione all’ADC, la potenza fondamentale è al suo massimo livello mentre l’SFDR è al massimo Fig. 3a – Risultati della mappatura dell’ampiezza del segnale e delle prestazioni SFDR per ogni impostazione di ritardo Fig. 3b – Risultati della mappatura dell’ampiezza del segnale e delle prestazioni SFDR per ogni impostazione di ritardo (ingrandimento) Fig. 4 – Layout del THA e dell’ADC 27 - ELETTRONICA OGGI 476 - MARZO 2019