EO_475

EDA/SW/T&M CADENCE 5G 60 - ELETTRONICA OGGI 475 - GENNAIO/FEBBRAIO 2019 come ad esempio Xcelium per la simulazione e Pal- ladium Z1 per il supporto all’emulazione, utilizzano il formato UPF nelle fasi iniziali della verifica per rap- presentare in modo adeguato gli effetti dello spegni- mento di specifici domini di potenza sui consumi. I SoC (System-on-Chip) di grandi dimensioni possono avere centinaia di istanze in uno scenario di questo tipo. Gli attuali standard IEEE 1801 sono in grado di supportare rappresentazioni a livello di sistema, spe- cificando quanti blocchi di stati di potenza può avere un chip e le modalità con cui possono essere con- trollati. Ciò consente di generare il cosiddetto “dark silicon”: in pratica il chip è completamente spento ad eccezione di microcontrollori di piccole dimensioni e sistemi operativi a basso consumo che individua- no specifiche condizioni di ingresso per “svegliare” il chip nel caso, ad esempio, venga rilevato traffico in ingresso. Per quanto riguarda il consumo di potenza dinamico, i tool per la verifica del chip che operano nei domini della simulazione e dell’emulazione si collegano nei flussi di implementazione per lo sviluppo del chip. Questi tool possono abbinare i dati dell’attività deri- vati dall’emulazione con le informazioni della libreria che rappresentano le implementazioni del chip deri- vate dai relativi tool presenti nel chip. Ciò fornisce una rappresentazione accurata del con- sumo di potenza sia del chip sia del chip all’interno del sistema nelle fasi iniziali, in special modo quan- do l’attività è controllata dal software e può quindi prendere in considerazione il reale traffico della rete desunto dalla simulazione della rete. Utilizzando que- ste tecniche, le analisi possono essere effettuate fin dalle prime fasi iniziali del flusso di progetto in modo da consentire di procedere a eventuali ottimizzazioni. Un’altra tendenza emergente è annotare le informa- zioni relative alla potenza, raccolte dalle stime appe- na sopra descritte o da misure effettuate sui progetti realizzati in precedenza, per astrarre modelli a livello di transizioni, che consentono una ottimizzazione del- la potenza fin dalle primissime fasi. La seconda tendenza espressa dal triangolo è la ve- rifica dei sistemi di sistemi. Anche se l’impiego di una serie di tool di verifica come gli emulatori per emulare una rete completa dai nodi periferici alle sta- zioni base, ai commutatori fino ad arrivare al cloud è senza dubbio interessante, appare decisamente poco realistico. Ad esempio, il solo fatto di poter disporre di tutti i componenti per effettuare l’emulazione nei tempi richiesti è un problema non banale. Mentre al- cuni componenti saranno già disponibili su silicio, al- tri saranno ancora nella fase concettuale mentre altri ancora saranno disponibili sotto forma di descrizione a livello di trasferimento tra registri (RTL) per l’emu- lazione. In ambito industriale sono stati sperimentati differenti approcci per affrontare questo problema, compreso l’uso di modelli puramente virtuali, model- li virtuali collegati all’emulazione o a prototipi FPGA, reti di prototipi hardware o una combinazione degli approcci appena sopra esposti. Una “specifica completamente eseguibile” di una rete, sebbene auspicabile, non è assolutamente realistica. L’alternativa è ricorrere a un approccio di tipo “divide et impera” o, in altre parole, astrarre alcuni aspetti che non hanno un impatto diretto sui componenti in fase di sviluppo. Nella figura 3 è schematizzato ciò che gli utilizzatori di tool EDA stanno facendo attualmente: abbinare parecchi nodi di un sistema a differenti li- Fig. 2 – Una panoramica dei requisiti: dai dispositivi ai datacenter che formano il cloud (Fonte: Bigstockphoto, Cadence)