EO_471

EDA/SW/T&M IC CUSTOM DESIGN 79 - ELETTRONICA OGGI 471 - GIUGNO-LUGLIO 2018 Solitamente, in un progetto “block level” l’attenzione si è concentrata sulla “parasitics closure”, ovvero sulla ve- rifica che il circuito soddisfi le specifiche dopo che la fase di layout è completa e le capacità parassite che di- pendono dal layout sono state prese in considerazione. Questa focalizzazione sulla “parasitics closure” significa che il supporto per analizzare gli effetti delle variazioni di processo sul progetto è alquanto limitato. Durante la fase di progetto, l’analisi di sensitività consente al proget- tista di analizzare, dal punto di vista quantitativo, l’effetto dei parametri di processo sulle prestazioni. Nel corso della verifica i progettisti utilizzano la “corner analysis” (ovvero l’analisi nelle condizioni più critiche) o l’analisi Monte Carlo per verificare le prestazioni in funzione del- le variazioni previste a livello di dispositivo, ambientali e di funzionamento. In passato, questi tool di analisi erano sufficienti in quanto i progettisti più esperti conosceva- no perfettamente l’architettura del loro circuito ed erano consapevoli delle sue potenzialità e dei suoi limiti. Sulla base della loro esperienza i progettisti erano in grado di conseguire gli obiettivi richiesti in termini di prestazione con un “overdesign” (ovvero tenendo in considerazione opportuni margini) “assennato”. Tuttavia, se da un lato la costante riduzione delle dimensioni ha contribuito ad amplificare gli effetti delle variazioni di processo, dall’al- tro le esigenze espresse dal mercato, che richiedono maggiori prestazioni a fronte di consumi più bassi, limi- tano i margini che i progettisti hanno a disposizione per il “band guarding” dei loro design. La diminuzione delle dimensioni dei transistor ha altre implicazioni per i pro- gettisti e la diminuzione delle tensioni di alimentazione richiede l’adozione di nuove architetture per i circuiti. Il ruolo della tensione di alimentazione Per comprendere l’impatto della tensione di alimentazio- ne sull’architettura dei circuiti si consideri ad esempio l’evoluzione del progetto dei convertitori A/D. Dai conver- titori A/D con architettura pipeline utilizzati nei processi “legacy” con geometrie da 180 nm si è passati ai conver- titori A/D ad approssimazioni successive (SARDAC) nei progetti sviluppati utilizzando processi da 45 nm. Questo passaggio è ascrivibile a parecchie ragioni: un SARDAC può operare con tensioni di alimentazione inferiori rispet- to a un convertitore A/D di tipo pipeline, è caratterizzato da una dissipazione di potenza inferiore e può garantire uno scaling delle prestazioni compatibile con quello delle porte logiche. Il passaggio all’utilizzo di un SARDAC ha co- munque altre implicazioni. Per un convertitore A/D di tipo pipeline, i requisiti di matching si possono ridurre al pro- blema di analizzare il mismatch della coppia differenziale, mentre un convertitore A/D di tipo SAR richiede analisi più sofisticate. Si consideri ora un esempio di analisi sta- tistica di un convertitore D/A (DAC) usato in un SARDAC. Nella figura 1 si fa riferimento al SINAD o SNDR (rapporto segnale/rumore più distorsione) di un convertitore D/A con condensatori (CAPDAC). Quest’ultimo è utilizzato in un convertitore A/D ad approssimazioni successive per generare i livelli della tensione di riferimento impiegata per confrontare la tensione di ingresso al fine di determi- nare il codice di uscita digitale. IL SINAD del CAPDAC de- Fig. 1 - Esempio dei risultati di un’analisi Monte Carlo