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78 - ELETTRONICA OGGI 471 - GIUGNO-LUGLIO 2018 Tool e techiche per la progettazione “variation-aware” di circuiti integrati custom I n questo articolo viene trattato un tema importante per i progettisti di circuiti integrati custom: la proget- tazione “variation aware”. La disponibilità di simula- tori ad alta velocità come Spectre APS ha permesso di ridurre i tempi di simulazione, consentendo ai progetti- sti di destinare più risorse per valutare l’allocazione dei margini di progetto in base alle variazioni del processo. I progettisti possono utilizzare la suite di prodotti Caden- ce Virtuoso ADE non solo per analizzare i risultati della simulazione al fine di verificare la conformità del proget- to alle specifiche, ma anche per ridurre gli effetti delle variazioni del processo sul design stesso. Per risolvere questo problema una simulazione veloce non è sufficien- te, ma è necessario adottare nuovi tool e metodologie. Minimizzare gli effetti delle variazioni di processo è im- portante perché ha un’influenza diretta sul costo del progetto. Secondo la legge di Pelgrom (1) il mismatch di un dispositivo (dove per mismatch si intende il proces- so che causa variazioni random indipendenti dal tempo delle quantità fisiche di dispositivi identici) dovuto alle variazioni di processo è inversamente proporzionale alla radice quadrata dell’area del dispositivo (si faccia riferi- mento alla nota 1). Ad esempio, per ridurre la deviazione standard, sigma, delle tensioni di offset di ingresso di una coppia differenziale da 6 a 3 mV, le dimensioni del transi- stor devono essere aumentate di un fattore pari a quattro. All’incremento delle dimensioni del transistor corrispon- de un aumento del costo del chip, essendo quest’ultimo proporzionale all’area del chip stesso (e quindi dei tran- sistor). Oltre alla lievitazione dei costi, l’incremento dell’a- rea del dispositivo può avere un impatto negativo sulle prestazioni a causa dell’aumento delle capacità parassite che contraddistingue i dispositivi di maggiori dimensio- ni. Per garantire le prestazioni richieste, potrebbe essere necessario incrementare la dissipazione di potenza in quanto bisogna prevedere una corrente di maggiore in- tensità per pilotare le capacità di valore più elevato dei dispositivi di più ampie dimensioni. Da ciò consegue che lo scaling (ovvero la riduzione delle dimensioni) dei cir- cuiti analogici non riesce a mantenere il passo con quel- lo dei circuiti digitali, ossia, per garantire il medesimo livello di prestazioni analogiche, l’area occupata sul chip dovrebbe restare all’incirca la stessa nel passaggio da una generazione alla successiva. Un esempio concreto Si consideri ad esempio il caso di un convertitore A/D: se esso occupava il 20% dell’area del chip di un pro- dotto realizzato con un processo a 180 nm, dopo due generazioni (ovvero al nodo a 90 nm), l’area occupata dal convertitore A/D e dalla logica digitale è all’incirca equivalente. Dopo ulteriori due generazioni di proces- so, a 45 nm, il convertitore A/D richiede un’area quattro volte superiore rispetto a quella necessaria per i blocchi digitali (Nota 2). L’esempio appena riportato è certamen- te esagerato, in quanto anche le dimensioni della logica con cui è realizzato il convertitore A/D hanno subito una riduzione, ma resta comunque valido il concetto che le variazioni di processo sono un aspetto importante da tenere in considerazione nella progettazione analogica. Minimizzare gli effetti delle variazioni di processo è importante perché ha un’influenza diretta sul costo del progetto: una simulazione veloce è utile ma non è sufficiente per cui è necessario ricorrere a nuovi tool e metodologie Art Schaldenbrandt Senior Product Management Cadence Design Systems EDA/SW/T&M IC CUSTOM DESIGN